HDL的组合部门

Question

如果我要实现纯组合的64位除法，我想尝试一种方法来估算门数。

我无法使用综合工具来生成组合的64位/ 64位整数除法。

Answer 1

完全组合的64bit / 64bit分频器导致了巨大的设计。 这将占用大量资源，并导致不良的速度成就。 我建议用几个寄存器阶段而不是完全组合来实现除法。

但是，如果您想尝试，以下代码将是可综合的（因为“ /”操作由numeric_std库提供）。 使用综合工具检查所需的资源（对于综合，建议在实体中使用std_logic_vector）：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.ALL;

entity divideComb is
Port ( a : in  STD_LOGIC_VECTOR (63 downto 0);
       b : in  STD_LOGIC_VECTOR (63 downto 0);
       c : out  STD_LOGIC_VECTOR (63 downto 0));
end divideComb;

architecture Behavioral of divideComb is

begin

    c<=std_logic_vector(signed(a)/signed(b));

end Behavioral;

上面的代码使用Xilinx ISE 13.4得出以下综合结果：

• 推论131加法器/减法器
• 推断出65个比较器
• 推断4036多路复用器

当使用Spartan 6架构时，这会导致6982 Slice LUT（当然还有0个FlipFlops！）。