如果语句在Verilog中导致闩锁推断？

Question

我正在编写用于算法综合的Verilog代码，我对可能导致锁存器推断的情况有些困惑。 下面是代码的此类部分，尽管它在模拟中可以正常工作，但我担心它可能会在硬件上引起问题。

always@(b1 or b2)

.....
// b1_map,b2_map,m1_map & m2_map are derived from combinational functions using b1 & b2
.....

if(b1_map<=20 && m2_map<=20 && b1_map>=0 && m2_map>=0)



begin
accumulator1[b1_map][m2_map]= accumulator1[b1_map][m2_map] + 1;
end

if(b2_map<=20 && m2_map<=20 && b2_map>=0 && m2_map>=0)

begin
accumulator2[b2_map][m2_map]= accumulator2[b2_map][m2_map] + 1;
end

//accumulator1  & accumulator2 are 2d registers mapped like 2d arrays

因此，在这种情况下，我只希望数据在指定限制内​​进行映射。 是否会因为未定义“其他”方案而推断出闩锁？ 我没有添加else语句，因为如果数据不在限制范围之内，我就不需要处理任何数据。

Answer 1

如果您正确编写了if语句，则可以。 当通过if语句的路径不更新一个或多个输出时，将生成锁存器。 如下代码将生成一个锁存器：

always @* begin
    if (a) begin
        b <= c & d;
        e <= f;
    end else begin
        b <= c | d;
    end
end

注意，仅当a为true时才分配e？ 这需要一个锁存器才能正确实现。

当敏感度列表中不包含代码中使用的信号时，将产生锁存器的另一种可能性。

always @(a) begin
    if (a) begin
        b <= c & d;
    end else begin
        b <= c | d;
    end
end

该代码将在c和d或b上生成锁存器，因为它仅允许在a更改时更新b。

Answer 2

您误解了您的问题（并且您不应该接受答案）-该问题从根本上讲与“闩锁”无关。 您的代码没有意义（对于综合）。 Quartus知道这一点，它基本上是在告诉您重写代码。

您有一个组合块，可在信号变化时（立即）增加一个数字。 有两个问题：（1）这肯定不是真正的硬件所需要的；（2）当b1和b2不变时，该数目必须保持不变，并且不能递增。 第二个问题是Quartus报告的问题-您的电路需要某种形式的存储器，它被报告为“锁存器”。 报告第一个问题（这是真正的问题）还不够聪明。

尝试使用真实的硬件将电路绘制为原理图。 “ b1或b2的任何变化”实际上是什么意思？ 当b1和b2不变时，如何保持累加器的值？ 电路并非不可能，但这远远超出了SO问题。

使您的电路同步，在时钟沿触发，在灵敏度列表中只有一个时钟（可能还有一个复位），并使内在点完全相同。 if语句没有任何问题，因为如果b1 / b2上没有发生任何有趣的事情，您实际上希望累加器保持不变。

Answer 3

推断出的锁存器可能来自不完整的灵敏度列表或不完整的分配。

组合块的灵敏度列表通常应always @*编写。 这样可以避免在更新代码时编写错误。 组合块（不包括边缘敏感度的块）一旦被合成，将always @*的方式执行。 具体来说，命名信号会增加工作量，并可能导致RTL达到门级（后合成）错误。

暗示必须保留该值的不完整分配将推断出一个锁存器。 闩锁并非天生就坏，但需要仔细考虑。 以这种方式推断出的内容会消除您的思想充实度和控制力，否则您将无法控制它。 这会导致复杂的时序问题。 由于锁存器是电平敏感的而不是边缘敏感的。 理想情况下，您希望在时钟周期的第一个周期中将闩锁打开，以便在从中读取数据时将其关闭。 推断的闩锁将删除此控件。

如果将if语句与else语句（用于大小写响板）的默认值（设置合理的值（0））一起使用，则有助于避免这些意外的闩锁。