VHDL中的灵敏度列表

Question

来自此处的代码： http : //esd.cs.ucr.edu/labs/tutorial/latch.vhd

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-- Simple D Latch (ESD book Chapter 2.3.1)
-- by Weijun Zhang, 04/2001
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-- latch is simply controlled by enable bit
-- but has nothing to do with clock signal
-- notice this difference from flip-flops
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library ieee ;
use ieee.std_logic_1164.all;

entity D_latch is
port(   data_in:    in std_logic;
    enable:     in std_logic;
    data_out:   out std_logic
);
end D_latch;

architecture behv of D_latch is
begin       

    -- compare this to D flipflop

    process(data_in, enable)
    begin
        if (enable='1') then
            -- no clock signal here
        data_out <= data_in;  
    end if;
    end process;    

end behv;

为什么“ data_in”需要在灵敏度列表中？ 我知道流程需要它进行分配，但是流程基于启用输入起作用。

谢谢

Answer 1

对于D锁存器，只要enable为'1'，您就希望data_out = data_in。 因此，如果在使能保持为“ 1”的同时data_in发生更改，则data_out必须更改。 如果data_in不在敏感性列表中，则不会发生这种情况。