为什么不只使用布尔值

Question

使用std_logic或std_ulogic而不是boolean的原因是什么？

std_logic可以有除'1'和'0'之外'1'其他值，但在FPGA中，所有内容都被解析为'1'或'0' 。 这不会使模拟更不现实吗？

Answer 1

std_logic类型可以采用以下值：

• 'U': uninitialized. This signal hasn't been set yet. 
• 'X': unknown. Impossible to determine this value/result. 
• '0': logic 0 
• '1': logic 1 
• 'Z': High Impedance 
• 'W': Weak signal, can't tell if it should be 0 or 1. 
• 'L': Weak signal that should probably go to 0 
• 'H': Weak signal that should probably go to 1 
• '-': Don't care. 

到目前为止，不会告诉你信号太弱或者“可能”应该是什么的bool 。 所以回答你的问题的原因是，当使用信号输入时，你希望得到的信息不仅仅是“0”或“1”，如果根据设计不符合要求。

参考std_logic_1164

Answer 2

如果你想做得很好，你只能在FPGA引脚上使用std_logic。 你是对的，一旦FPGA中的信号，它们都被分解为0或1。 我已经看到它在某些FPGA设计上完成了。 只有顶级实体具有std_logic类型。 每个其他较低级别组件使用bit和bit_vector类型。 它使您的代码尽可能真实。 但是，当尝试使用其他人的模块时，它确实会引起一些麻烦，因为很少有人不使用std_logic作为其接口。

正如另一个人已经说过的那样， std_logic可以解析为'X'，'H'，'Z'等，但这些只能在FPGA接口上看到。