VHDL流程与灵敏度列表的混淆

Question

我正在通过在线阅读书籍（自由范围VHDL）来学习VHDL，并通过Xilinx ISE Webpack 14.7在我的Nexsys2上实现示例。 我正在重新阅读Free Range VHDL文本，目前正在讨论过程的这一章中。 我对流程是什么以及流程如何有深刻的了解，但是我实现了一个示例，但我不理解结果。

我使用以下代码实现了8对1多路复用器。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux81 is
    port( d_in : in std_logic_vector(7 downto 0);
            sel : in std_logic_vector(2 downto 0);
            ce : in std_logic;
            F : out std_logic);
end mux81;

architecture my_mux81 of mux81 is
begin
mux_proc: process(d_in, sel, ce)
    begin
        if (ce = '1') then
            if (sel = "111") then
                F <= d_in(7);
            elsif (sel = "110") then
                F <= d_in(6);
            elsif (sel = "101") then
                F <= d_in(5);
            elsif (sel = "100") then
                F <= d_in(4);
            elsif (sel = "011") then
                F <= d_in(3);
            elsif (sel = "010") then
                F <= d_in(2);
            elsif (sel = "001") then
                F <= d_in(1);
            elsif (sel = "000") then
                F <= d_in(0);
            else
                F <= '0';   
            end if;
        else
            F <= '0';
        end if;
    end process mux_proc;
end my_mux81;

仅当“ ce”信号为“ 1”时才执行复用操作。 所有工作均按预期进行。 然后，我通过从灵敏度列表中删除“ ce”信号进行了尝试。 根据我对过程语句的理解，仅当敏感度列表中的信号发生更改时，它才应执行。 通过消除“ ce”信号，电路不应仅响应“ ce”变化。 这是修改后的电路：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux81 is
    port( d_in : in std_logic_vector(7 downto 0);
            sel : in std_logic_vector(2 downto 0);
            ce : in std_logic;
            F : out std_logic);
end mux81;

architecture my_mux81 of mux81 is
begin
mux_proc: process(d_in, sel)
    begin
        if (ce = '1') then
            if (sel = "111") then
                F <= d_in(7);
            elsif (sel = "110") then
                F <= d_in(6);
            elsif (sel = "101") then
                F <= d_in(5);
            elsif (sel = "100") then
                F <= d_in(4);
            elsif (sel = "011") then
                F <= d_in(3);
            elsif (sel = "010") then
                F <= d_in(2);
            elsif (sel = "001") then
                F <= d_in(1);
            elsif (sel = "000") then
                F <= d_in(0);
            else
                F <= '0';   
            end if;
        else
            F <= '0';
        end if;
    end process mux_proc;
end my_mux81;

如您所见，唯一的变化是从敏感度列表中删除了“ ce”。 但是，当我实现该电路时，它的运行方式与灵敏度列表中带有“ ce”的版本完全相同。 换句话说，保持信号“ d_in”和“ sel”恒定，但是修改“ ce”会导致过程语句执行并更改输出信号，就好像“ ce”仍在灵敏度列表中一样。 运行综合程序时没有收到任何警告。 就像程序假设“ ce”也应该被监视一样，但我认为这也应该产生警告。

谢谢您的帮助！

Answer 1

许多综合工具都忽略了灵敏度列表。 检查来自综合工具的警告，您可能会发现它警告缺少CE信号。

不完整的灵敏度列表是引起问题的一个臭名昭著的原因，因为模拟和合成后的行为不一样！

通常，您不想使用电平敏感的锁存器。 它们会引起各种麻烦，并且比普通的旧同步逻辑更难以验证。

如果您确实想创建一个电平敏感的锁存器，则应该实例化FPGA供应商提供的锁存器，或者弄清楚使用哪种编码样式来使综合工具推断出锁存器。