使用define生成带有eval函数的Makefile规则

Question

我想为许多PROG在Makefile中生成规则

CC = gcc
LD = gcc
CFLAGS = -g
LDFLAGS = -g

PROGS = test1 test2

SRCS_test1 = test1.c
SRCS_test2 = test2.c

$(foreach prog, $(PROGS), $(eval OBJS_$(prog) = $(SRCS_$(prog):%.c=%.o)))

.PHONY: all clean

all: $(PROGS)

define PROG_template
$(1): $$(OBJS_$$(1))
    @echo ------------------
    @echo $(1)
    @echo $$(OBJS_test1) $$(OBJS_test2)
    @echo $$(OBJS_$(1))
    @echo $$^
    @echo -----------------
    $$(LD) $$(LDFLAGS) -o $$@ $$^
endef

$(foreach prog, $(PROGS), $(eval $(call PROG_template, $(prog))))

%.o: %.c
    @echo compiling $@
    $(CC) $(CFLAGS) -c -o $@ $<

clean:
    rm -f $(OBJS_test1) $(OBJS_test2) $(PROGS)

这样的输出

------------------
test1
test1.o test2.o


-----------------
gcc -g -o test1

gcc提示没有输入文件。 我的Makefile有什么问题？ 首先谢谢。 抱歉，我的英语不好。

Answer 1

您有两个错误。 首先只是一个错字。 这行：

$(1): $$(OBJS_$$(1))

应该：

$(1): $$(OBJS_$(1))

（请注意，删除第二个$(1)不需要的$ 。

第二个错误更为细微：调用make中的函数时，必须留意空白。 例如，当您将空白留在参数call ，它可以嵌入到参数中。 所以在这里：

$(foreach prog, $(PROGS), $(eval $(call PROG_template, $(prog))))
                                                      ^

该空格被逐字用作参数的一部分，因此'$1'等效于' test1' ，而不仅仅是'test1' 。 您可以通过将eval替换为info来调试eval操作，以查看make看到的内容：

$(foreach prog, $(PROGS), $(info $(call PROG_template, $(prog))))

将显示给您：

 test1: $(OBJS_ test1)

注意额外的空间。

删除多余的空格，它将起作用：

$(foreach prog, $(PROGS), $(eval $(call PROG_template,$(prog))))
                                                     ^^