Verilog如何展开嵌套循环？

Question

我正在尝试使用一系列嵌套的for循环来进行累加，并且没有运气。 我想我需要对Verilog如何展开for循环有更好的了解，然后才能真正形象地看到如何解决问题。

本质上，我有一系列的Tap输出（tap_output_i和tap_output_q），它们是3D数组（src，dst，tap）。 我想将每个时钟的去往特定目的地的所有源和水龙头相加。

这是我无法正常工作的内容（每次out_sig均为0）：

//NODES = 2
wire signed [DAC_BUS_WIDTH-1:0]      out_sig_i [NODES-1:0];
wire signed [DAC_BUS_WIDTH-1:0]      out_sig_q [NODES-1:0];
reg signed [DAC_BUS_WIDTH-1:0] out_sig_i_reg[NODES-1:0];
reg signed [DAC_BUS_WIDTH-1:0] out_sig_q_reg[NODES-1:0];

integer dstVal,srcVal, tapVal;
//generate
always @(posedge clk) begin: AlwaysSummingForLoop
  for (dstVal=0; dstVal<2; dstVal=dstVal+1) begin:SummingForLoop
    out_sig_i_reg[dstVal] <= 0;
    out_sig_q_reg[dstVal] <= 0;
      for (srcVal=0; srcVal<2; srcVal=srcVal+1) begin:SrcForLoop
        if(srcVal != dstVal) begin:innerIf
             for (tapVal=0; tapVal<8; tapVal=tapVal+1) begin:tapSum
                out_sig_i_reg[dstVal] <= out_sig_i_reg[dstVal] + tap_output_i[srcVal][dstVal][tapVal];
                out_sig_q_reg[dstVal] <= out_sig_q_reg[dstVal] + tap_output_q[srcVal][dstVal][tapVal];
             end
        end
      end
    end
end
//endgenerate
assign out_sig_i[0] = out_sig_i_reg[0];
assign out_sig_q[0] = out_sig_q_reg[0];
assign out_sig_i[1] = out_sig_i_reg[1];
assign out_sig_q[1] = out_sig_q_reg[1];

我out_sig_i_reg问题的地方是重置每个计数的累计（ out_sig_i_reg和out_sig_q_reg ）总和...

Answer 1

<=是非阻塞分配。 也就是说，它使右侧的临时副本在程序上（非阻塞）进行该时间步的代码执行，然后从temp变量分配到左侧。 它用于对触发器行为的仿真进行建模。

一个触发器每个时钟周期只能更改一次值。

您有（简化代码）：

out_sig_q_reg[dstVal] <= 0;
for (i=0; i<2; i=i+1) begin
  for (j=0; j<8; j=j+1) begin
    out_sig_q_reg[dstVal] <= out_sig_q_reg[dstVal] + tap_output_q[i][dstVal][j];
  end
end

在上面的代码中， out_sig_q_reg[dstVal] <= 0; 永远不会生效，它总是被下一条语句覆盖； out_sig_q_reg[dstVal] <= out_sig_q_reg[dstVal] ...

您的for循环反复使用相同的左侧，但只有最后一个分配将获胜。 对于给定的寄存器，每个时钟周期只有一个<=有效。 有效的for循环将需要更改内部最左侧的寄存器。

您可以使用=来创建一个描述迭代的组合块，然后将其放入一个触发器中。

always @* begin
   //..
   out_sig_q[dstVal] = 0;
   for (i=0; i<2; i=i+1) begin
     for (j=0; j<8; j=j+1) begin
       out_sig_q[dstVal] = out_sig_q[dstVal] + tap_output_q[i][dstVal][j];
     end
   end
   //..
 end

always (@posedge clk) begin 
  for ...
    out_sig_q_reg[dstVal] <= out_sig_q[dstVal];