驱动输入时钟输出

Question

我有一个具有8位输入和串行输出的模块，我想对输入数据进行序列化并将其与时钟同步。

我想在下降沿设置数据，然后在时钟上升时等待，当时钟再次下降时，我设置另一个数据。 我不想将直接参考时钟连接到输出，因为当我不使用此模块时，我希望时钟输出为1状态。

我已经试过这段代码：

process(Clock, ModuleReset)
    begin
        if ModuleReset = '0' then
            OutData <= '0';
            OutCK <= '0';
            counter <= 7;
        elsif falling_edge(Clock) then
                OutCK <= '0';
                OutData <= Data(counter);
        elsif rising_edge(Clock) then
                OutCK <= '1';
        end if;
end process;

合成器给我这个错误：

“不支持SCK的非恒定数据的异步加载”

当我将代码分成两个块时，如下所示：

process(Clock, ModuleReset)
    begin
        if ModuleReset = '0' then
            OutData <= '0';
            OutCK <= '0';
            counter <= 7;
        elsif falling_edge(Clock) then
                OutCK <= '0';
                OutData <= Data(counter);
end process;

process(Clock)
        if rising_edge(Clock) then
                OutCK <= '1';
        end if;
end process;

我有两个错误：

“用于网络SCK的多个非三态驱动程序”
“ Net SCK的未解决的三态驱动程序”

我尝试过的另一个代码是：

process(Clock, ModuleReset)
    if ModuleEN = '1' then
       OutCK <= Clock;
    end if;
    begin
        if ModuleReset = '0' then
            OutData <= '0';
            OutCK <= '0';
            counter <= 7;
        elsif falling_edge(Clock) then
                OutCK <= '0';
                OutData <= Data(counter);
        end if;
end process;

但是输出时钟在不同的频率下看起来很奇怪。

Answer 1

据我所知，最后一个想法对您有用，但效果不理想。 如果您的时钟慢，应该没问题，但是我还是建议您修复它。

if ModuleEN = '1' then
    OutCK <= Clock;
else
    OutCK <= '1';
end if;

产生带有输出时钟信号的组合逻辑。 永远不建议将时钟用作逻辑信号，因为时钟使用的时钟路径无法很好地路由到常规路由资源。 输出信号将具有潜在的毛刺（对于输出接口来说非常糟糕！）和较大的延迟/偏斜。

您使用DDR寄存器转发时钟的第一种方法确实是正确且最佳的方法。 通过这种方案，您的时钟仅使用时钟路径，并且如果输出时钟和数据的两个寄存器都位于IO块中，则它们将具有相同的输出延迟，并且几乎没有偏斜。

您没有指定正在使用的技术，但我建议您查找如何编写映射到DDR合成器代码的代码。 另外，您可以手动实例化DDR输出寄存器原语，对于Xilinx可能是ODDR，对于Altera可能是ALTDDIO_OUT。

Answer 2

尝试的问题确实是您有多个驱动程序用于同一信号，或者您在时钟的上升沿和下降沿都分配了一个信号。 这是不可综合的。

尝试这个：

process(Clock, ModuleReset, ModuleEN)
begin
    if ModuleEN = '1' then
        OutCK <= Clock;
    else
        OutCK <= '1';
    end if;

    if ModuleReset = '0' then
        OutData <= '0';
        counter <= 7;
    elsif falling_edge(Clock) then
        OutData <= Data(counter);
    end if;
end process;