任意一段代码的逻辑综合

Question

我已经完成了一个制作物理逻辑门的项目，现在正在寻找一种方法将任意程序转换为一些系列的逻辑门，以便我可以使用它们。

我需要一个可以将一些任意函数（比如 f= x^2 -1）直接带入一些逻辑门系列的程序。 这已经存在了吗？

我找到了Verilog和其他几个开源选项，但它们似乎没有输出电路图。 还有 Quartus II 和其他程序可以将VHDL代码转换为原理图。

最好我想要直接将 Python/C++ 编译为逻辑门原理图的东西 - 但实际上任何语言都可以。

谢谢。

编辑：我的意思是物理门 - 他们使用滚珠轴承！

我有所有的 1 位输入/1 位输出门和所有的 2 位输入/1 位输出门。 从这些我还可以构建一个 MAJ 门来进行纠错。

Answer 1

用 VHDL 编写任意代码，将 VHDL 转换为门是综合工具的作用。

并非您编写的所有内容都是可综合的； 文件处理不能转换为门，任何传统上使用堆的东西（例如 C 中的 malloc 或指针，或 VHDL 中的“新”和访问类型）也不能转换为门。 可以合成浮点数（使用 VHDL-2008），但它并不像signal A : Real; A <= 2.0 * X * X - 1.0;那样简单signal A : Real; A <= 2.0 * X * X - 1.0; signal A : Real; A <= 2.0 * X * X - 1.0; 您必须使用可综合浮点库中的类型。 因此，可能会与该工具就您可以使用的编程语言子集进行一些协商。

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但我在这里感觉到一个稍微不同的问题：如何将任意代码转换为我的逻辑门，在（问题中未描述的技术）中实现。 这更难回答。

综合工具通常来自诸如 FPGA 供应商之类的供应商，它们将任意代码转换为该供应商的逻辑门，而不是您的。

理想的解决方案是创建一个描述您的逻辑技术的库，该库插入供应商中立的综合工具，例如 Synopsys 的 Synplicity。 然后 Synplicity 可以综合到您的技术而不是 FPGA 供应商的技术。

好的，但是创建该库可能是一项与为自定义 CPU 的指令集编写后端并将该后端集成到 gcc 中的任务。 除了 Synplicity 与 gcc 不同，它不是开源的，因此没有可观的财务和技术资源，以及来自主要 EDA 工具公司的帮助和内部文档，这几乎是不可能的。 （在这一点上，我很高兴被实际做过的人纠正）

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所以我们需要一种不同的方法。

回到 FPGA 合成器工具：我将使用 Xilinx XST 作为示例。 它将以某些 Xilinx 封闭的内部格式合成为 Xilinx 原语。

但是，还有一个标记为“编写综合后网表”的选项。

使用它，您可以获得一个结构化的 VHDL 文件，该文件代表您的任意代码到 Xilinx 门、触发器和其他元素的转换，这些元素是从Simprims库中提取的。

尝试编译它（例如在模拟器中）而不使 Simprims 库可见（例如使用library Simprims; use Simprims;语句被注释掉，你会得到一些有价值的东西：

编译错误列表

您可能会认为，没有那么有价值：除了它实际上是实现您的设计所需的门、触发器和其他元素的列表。

如果您可以找到（或创建）这些与所选技术中的元素之间的一一对应关系，那么您可以将此网表映射到您的技术。

如果存在您没有等效项的 Simprims 元素，则需要实现它们 - 例如，通过从您拥有的 2 输入与非门的网络创建 3 输入与门。

使用您自己的 (VHDL) 库中的相应元素，而不是 Simprims，理论上您应该有一个可用的编译设计。

（您自己解决布局、布线、时序分析等问题。这不是微不足道的，但为了这个问题，我假设您的“项目制作物理门”已经涵盖了这些......）

Answer 2

首先，逻辑综合是逻辑电路的基本逻辑优化，或者说是将结构逻辑电路转化为代表逻辑电路的数据结构。 有关逻辑综合的资源，请参阅https://stackoverflow.com/a/60535990/1531728 。

其次，要将计算机程序（例如，Python、C、C++ 或其他）转换为逻辑电路，您需要执行高级综合（或行为综合），通过将计算机程序解析为控件和数据来转换计算机程序流图（CDFG，或一对控制流图和一个数据流图），优化CDFG，随后将这个CDFG转化为逻辑电路进行逻辑综合。 一旦您有了逻辑电路，您仍然需要执行物理设计（例如，布局规划、布局和布线）以将该逻辑电路映射到流片布局（基于标准单元的数字集成电路设计）或映射到现场-可编程门阵列 (FPGA)。

下面的参考文献提供了我提到的主题的文献综述。

@book{Lavagno2016a,
    Address = {Boca Raton, {FL}},
    Author = {Luciano Lavagno and Igor L. Markov and Grant Martin and Louis K. Scheffer},
    Doi = {https://dx.doi.org/10.1201/b19569},
    Edition = {Second},
    Publisher = {{CRC} Press},
    Series = {Electronic Design Automation for Integrated Circuits Handbook},
    Title = {Electronic Design Automation for {IC} System Design, Verification, and Testing},
    Volume = {1},
    Year = {2016}}

@book{Lavagno2016,
    Address = {Boca Raton, {FL}},
    Author = {Luciano Lavagno and Igor L. Markov and Grant Martin and Louis K. Scheffer},
    Doi = {https://dx.doi.org/10.1201/b19714},
    Edition = {Second},
    Publisher = {{CRC} Press},
    Series = {Electronic Design Automation for Integrated Circuits Handbook},
    Title = {Electronic Design Automation for {IC} Implementation, Circuit Design, and Process Technology},
    Volume = {2},
    Year = {2016}}

请参阅https://github.com/lsils/lstools-showcase，了解来自瑞士洛桑 EPFL（洛桑联邦理工学院）的最先进的逻辑综合库。

您可以使用这些工具来执行逻辑综合。 它们是程序、商业高级综合软件，可将 C 或 C++ 代码转换为 Verilog（或某些其他硬件描述语言，HDL），然后转换为逻辑电路。

您还可以考虑基于 Python 的 HDL（例如 PyMTL、PyRTL 或 MyHDL）、基于 Scala 的 HDL（例如 Chisel HDL）或基于 Haskell 的 HDL（例如 Clash）。 这些 HDL 为您将计算机程序转换为逻辑电路的目标提供了一种解决方法。