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有没有办法打印扩展的宏或调试宏的方法

[英]Is there a way to print expanded macro or way to debug macro

原文 2015-07-13 22:10:42 6 2 system-verilog

如果使用systemverilog，有没有办法打印扩展的宏？ 还是有一种调试宏的方法？

我会尽量避免使用宏，但是在这种情况下我不会。

2 个解决方案

这将是特定于工具的。 在Questa / Modelsim中，有一个vlog -Edebug开关来获取扩展的预处理器输出。

在Incisive Simulator中，您可以使用-linedebug标志并在“源浏览器”中打开文件。 您可以在那里扩展和调试宏。

Systemverilog：在宏实例化模块时，有没有办法使信号唯一？

[英]Systemverilog: Is there a way to make signal unique in macro instantiating a module?

如何将调试消息传递给 SystemVerilog 中的宏

[英]How to pass debug messages to a macro in SystemVerilog

带宏的Verilog复制

[英]Verilog replication with macro

通过任务的 SystemVerilog 宏

[英]SystemVerilog macro through task

Verilog 宏定义模拟错误

[英]Verilog macro definition simulation error

（System）verilog宏包含注释？

[英](System)verilog macro containing a comment?

使用字符串的系统Verilog宏

[英]System Verilog macro using strings

在Systemverilog中使用宏创建结构数组

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获取 SystemVerilog 宏范围的大小

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使用define宏实例化模块名称

[英]Instantiating module name with define macro

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