如何在VHDL中实现数据监控？

Question

我不知道如何准确地描述它，但是也许是这样的？

void monitor_thread(void)
{
    for(;;){
        if (data==10){
            data=0;
            data2++;
        }
    }
}

对我来说，我将在VHDL中这样实现：

signal data,data2:std_logic_vector(3 downto 0);
...
process(data)
begin
    case data is:
        when "0101" => data2<=data2+1;
        when others =>
    end case;
end process;

但是在quartus II中编译时会引起警告。 我认为这不是执行此操作的正确方法。 有什么建议么？

警告：

Warning (10492): VHDL Process Statement warning at xxx: signal "data2" is read inside the Process Statement but isn't in the Process Statement's sensitivity list
Warning (10631): VHDL Process Statement warning at xxx: inferring latch(es) for signal or variable "data", which holds its previous value in one or more paths through the process

Answer 1

首先，假设data是一个寄存器，它在时钟clock的上升沿更新。 然后，每个时钟周期data仅更改一次，因此，我们需要将其与目标值进行比较，每个时钟周期也仅更改一次。 这是通过计时另一方法，该递增实现data2同步到clock ：

process (clock)
begin
  if rising_edge (clock) then
    if data = x"0101" then 
      data2  <= data2 + 1; -- data2 of type unsigned, signed, or integer 
    end if;
  end if;
end process;

如果data是某些组合逻辑的输出，而该组合逻辑的输入是由clock寄存器，则data在时钟周期内可能会改变几次。 但是，实际上您只能依靠设定值，因为中间值取决于硬件中的实际延迟，因此不确定。 对于监视，可以使用与上述相同的过程。

如果data依赖于某些异步输入，则必须首先使用公共时钟来同步这些输入。 然后可以应用上面的解决方案。