在ModelSim Altera Edition 10.4中无法像Verilog最初的构造那样工作

Question

从版本10.4开始，使用初始块启动问题。 像这样：

reg [31:0] init_ram[15:0];

initial begin
   init_ram[0] = 32'h1234_5678;
   init_ram[1] = 32'h8765_4321;
   ...
end

always_ff @(posedge clk)
   init_ram[addr] <= data;

要么

module test(
   input clk,
   ...
   output reg a
);

initial a = 1'b1;

always @(posedge clk)
   a <= ...;

ModelSim 10.4错误：

错误（可抑制）：（vlog-7061）{path}在always_ff块中驱动的变量'init_ram'，可能不受任何其他进程驱动

在旧版本中，所有功能都可以正常运行。

您不知道应该更改哪个ModelSim参数来修复它？

Answer 1

一个与问题always_ff和always_comb结构是，他们应该在模拟过程中，检查可综合性，除非有什么是综合的没有标准。 如果意图是initial块仅用于仿真，那么您将需要将always_ff更改为always或将initial块更改为使用force/release 。

Answer 2

解决该问题的一种方法是添加一个reset信号，并使用它来初始化寄存器的值。

好吧，这可能是为触发器提供初始值的好方法。

这应该是这样的：

reg [31:0] init_ram[15:0];
input reset;

always_ff @(posedge clk) begin
   if (reset) begin
      init_ram[0] <= 32'h1234_5678;
      init_ram[1] <= 32'h8765_4321;
   end
   else begin
      init_ram[addr] <= data;

或这个：

module test(
   input clk,
   input reset,
   ...
   output reg a
);

always @(posedge clk) begin
   if (reset) begin
      a <= 1'b1;
   end
   else begin
      a <= ...;