错误：库“IEEE”不包含主要单位“numeric_std_unsigned”

Question

我正在使用 Quartus prime edition v15.1 来编写寄存器文件，我需要使用numeric_std_unsigned包。 在编译时，有一个错误说

错误 (10481)：VHDL 使用条款错误：设计库“IEEE”不包含主要单元“NUMERIC_STD_unsigned”。 验证库中是否存在主要单元并已成功编译。

IEEE 库怎么没有numeric_std_unsigned包？ 我搜索了很多，发现 IEEE 实际上支持它。 如果是这样，我如何首先下载包并将其安装到编译器或将其添加到我的项目中？

编辑

这是我的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.all; 
use IEEE.std_logic_arith.all;
use IEEE.numeric_std_unsigned.all;


entity regfile is
  port( clk: in STD_LOGIC;
        regwrite: in STD_LOGIC; 
        rs, rt, rd: in STD_LOGIC_VECTOR(1 downto 0); 
        data_in: in STD_LOGIC_VECTOR(15 downto 0); 
        rd1, rd2: out STD_LOGIC_VECTOR(15 downto 0)); 
end;

architecture behave of regfile is 
  type registerFile is array (3 downto 0) of STD_LOGIC_VECTOR(15 downto 0);
  signal registers: registerFile;
begin 
  process(clk) begin

    if rising_edge(clk) then 
      if regwrite='1' then
        registers(to_integer(unsigned(rd))) <= data_in; 
      end if;
     end if;
  end process;

  process(all)
  begin
    if (to_integer(rs)=0) 
    then rd1 <= X"0000"; 
    else rd1 <= registers(to_integer(unsigned(rs))); 
    end if;

    if (to_integer(rt)=0) 
    then rd2 <= X"0000";
    else rd2 <= registers(to_integer(unsigned(rt)));
    end if;
  end process; 
end;

当我使用IEEE.numeric_std_unsigned.all ，编译器会报告我上面发布的错误。

当我使用IEEE_numeric_std.all ，编译器报告

1. 无法确定to_integer处的对象类型
2. 多个Use Clause 导入了一个简单名称unsigned的声明——没有一个声明是直接可见的

Answer 1

一旦您编辑了您的问题以提供最小、完整和可验证的示例，错误就会清晰可见。

删除带有 std_logic_arith 的 use 子句，它与无符号声明包 numeric_std_unsigned uses（从调用 ieee.numeric_std.all 的 use 子句引用）不兼容。 在它的地方使用

use ieee.numeric_std.all; 

在您的regfile架构中找到的一些to_integer函数调用具有 [STD_ULOGIC_VECTOR return NATURAL] 的签名。

（STD_ULOGIC_VECTOR 是 VHDL -2008 中 std_logic_1164 包中已解析子类型 STD_LOGIC_VECTOR 的基本类型）。

一些to_integer转换函数调用（例如to_integer(rs) ）需要包 numeric_std_unsigned。

那些依赖于包 numeric_std（例如registers(to_integer(unsigned(rs)))也依赖于 unsigned 类型的可见声明与包 numeric_std 中可见的同名类型声明相同（在包中的 use 子句中引用） numeric_std_unsigned）。

在 VHDL 中，每个声明都是唯一的，即使它们具有相同的名称。 您引用的哪一个由可见性规则控制。

在更改 use 子句之前，只有 Synopsys 包中声明的 unsigned 类型在您的实体和架构对中可见。

将 std_logic_arith 切换为 numeric_std 后，您的代码使用符合 -2008 的 VHDL 实现进行分析：

library IEEE;
use IEEE.STD_LOGIC_1164.all; 
-- use IEEE.std_logic_arith.all;
use ieee.numeric_std.all;
use IEEE.numeric_std_unsigned.all;

entity regfile is
    port ( 
        clk:        in  STD_LOGIC;
        regwrite:   in  STD_LOGIC; 
        rs, rt, rd: in  STD_LOGIC_VECTOR(1 downto 0); 
        data_in:    in  STD_LOGIC_VECTOR(15 downto 0); 
        rd1, rd2:   out STD_LOGIC_VECTOR(15 downto 0)
    ); 
end entity;

architecture behave of regfile is 
    type registerFile is array (3 downto 0) of STD_LOGIC_VECTOR(15 downto 0);
    signal registers: registerFile;
begin 
    process (clk) 
    begin
        if rising_edge(clk) then 
            if regwrite = '1' then
                registers(to_integer(unsigned(rd))) <= data_in; 
            end if;
        end if;
    end process;

    process (all)
    begin
        if to_integer(rs) = 0 then 
            rd1 <= X"0000"; 
        else 
            rd1 <= registers(to_integer(unsigned(rs))); 
        end if;

        if to_integer(rt) = 0 then 
            rd2 <= X"0000";
        else 
            rd2 <= registers(to_integer(unsigned(rt)));
        end if;
    end process; 
end architecture;

尽管唯一的变化是 use 子句，但风格的变化却没有。

您可以通过将带有签名 [UNSIGNED return NATURAL] 的 to_integer 函数调用更改为 [STD_ULOGIC_VECTOR return NATURAL] 来消除对包 numeric_std 的依赖：

library ieee;
use ieee.std_logic_1164.all; 
-- use IEEE.std_logic_arith.all;
-- use ieee.numeric_std.all;
use IEEE.numeric_std_unsigned.all;

entity regfile is
    port ( 
        clk:        in  std_logic;
        regwrite:   in  std_logic; 
        rs, rt, rd: in  std_logic_vector(1 downto 0); 
        data_in:    in  std_logic_vector(15 downto 0); 
        rd1, rd2:   out STD_LOGIC_VECTOR(15 downto 0)
    ); 
end entity;

architecture behave of regfile is 
    type registerFile is array (3 downto 0) of STD_LOGIC_VECTOR(15 downto 0);
    signal registers: registerFile;
begin 
    process (clk) 
    begin
        if rising_edge(clk) then 
            if regwrite = '1' then
                registers(to_integer(rd)) <= data_in; 
            end if;
        end if;
    end process;

    process (all)
    begin
        if to_integer(rs) = 0 then 
            rd1 <= X"0000"; 
        else 
            rd1 <= registers(to_integer(rs)); 
        end if;

        if to_integer(rt) = 0 then 
            rd2 <= X"0000";
        else 
            rd2 <= registers(to_integer(rt));
        end if;
    end process; 
end architecture;

请注意，我们已经删除了包 numeric_std 的 use 子句，并删除了一些类型转换，用于生成索引名称的索引，选择registers元素以写入寄存器文件以及两个读取端口。

对代码示例的这些修改都会分析、详细说明和模拟，告诉我们索引工作正常。 第二个仅使用包 numeric_std_unsigned 增强了可读性。

当然，如果您的 VHDL 工具实际上缺少包 numeric_std_unsigned 并且没有通过重新安装或更新 Quartus 工具来修复，您可以使用符合 -1993 的设计描述：

library ieee;
use ieee.std_logic_1164.all;
-- use IEEE.std_logic_arith.all;
use ieee.numeric_std.all;
-- use IEEE.numeric_std_unsigned.all;

entity regfile is
    port (
        clk:        in  std_logic;
        regwrite:   in  std_logic;
        rs, rt, rd: in  std_logic_vector(1 downto 0);
        data_in:    in  std_logic_vector(15 downto 0);
        rd1, rd2:   out STD_LOGIC_VECTOR(15 downto 0)
    );
end entity;

architecture behave of regfile is 
    type registerFile is array (3 downto 0) of STD_LOGIC_VECTOR(15 downto 0);
    signal registers: registerFile;
begin
    process (clk)
    begin
        if rising_edge(clk) then
            if regwrite = '1' then
                registers(to_integer(unsigned(rd))) <= data_in;
            end if;
        end if;
    end process;

    process (rs, rt) -- (all)
    begin
        if to_integer(unsigned(rs)) = 0 then
            rd1 <= X"0000";
        else
            rd1 <= registers(to_integer(unsigned(rs)));
        end if;

        if to_integer(unsigned(rt)) = 0 then
            rd2 <= X"0000";
        else
            rd2 <= registers(to_integer(unsigned(rt)));
        end if;
    end process;
end architecture;

其中进程敏感列表是手动指定的，所有 to_integer 调用都来自包 numeric_std，需要 std_logic_vector 值的无符号类型转换。

（这是分析、阐述和模拟）。

Answer 2

我假设您指的是ieee库中numeric_std包的unsigned类型。

library ieee;
use ieee.numeric_std.all;
...
signal foo : unsigned(7 downto 0);

或

library ieee;
use ieee.numric_std;
...
signal bar : numeric_std.unsigned(7 downto 0);

Answer 3

Quartus Prime 15.1 的安装文件夹实际上包含一个名为numeric_std_unsigned_vhdl2008.vhd的文件，该文件定义了包numeric_std_unsigned及其主体。 但是，显然合成器不支持它。

Quartus Prime 标准手册 v15.1.1 ，第 1 卷在“VHDL 综合支持”->“VHDL-2008 支持”下的第 16 节中提供了指向此在线帮助页面的链接。 在撰写此答案时，支持的 VHDL'08 功能列表未参考定义包numeric_std_unsigned的 VHDL'08 标准的第 16.8.5 节。 也没有参考附录 A.2.4。

Quartus 手册中的以下小节进一步说明：

Quartus Prime 软件包括标准的 IEEE 库和几个供应商特定的 VHDL 库。

IEEE 库包括标准 VHDL 包 std_logic_1164、numeric_std、numeric_bit 和 math_real。

鉴于此，您必须恢复使用numeric_std包。 但是，这个包定义了unsigned类型，它也在std_logic_arith定义。 您不应再使用 Synopsys 的非标准std_logic_arith包。

因此，您必须使用包numeric_std而不是numeric_std_unsigned和std_logic_arith. . 然后，您必须先将所有std_logic_vector转换为unsigned ，然后再将它们作为参数传递给函数to_integer ，例如：

to_integer(unsigned(rs))

而不是

to_integer(rs)