变量在verilog中是什么意思？

Question

我想知道什么assign hd_trs_detected = |hd_trs_match; 在verilog中表示。 我对|hd_trs_match部分最感兴趣。 我知道 表示按位或，但不确定如何在|之前没有值的情况下解释它 。 它是可以理解的“ 1”还是“ 0”？ 如果它为'0'，那么使用|hd_trs_match与仅仅hd_trs_match的优势是什么，因为hd_trs_detected总是hd_trs_match is什么？ 或者它本身可能是一个明智的操作。

Answer 1

| 是归约运算符。 对于多位信号，它将产生输出，将操作数应用于向量的每个位。

例如，

wire [3:0] in;
wire out;
assign out = |in; // the same as out = in[3] | in[2] | in[1] | in[0];

您可以使用& ， ^等执行相同的操作。

Answer 2

在这种用法中| 是归约运算符，而不是按位运算符。 精简运算符在LRM所有版本的精简运算符部分中都有介绍。 从第4.1.11节中的Verilog原始IEEE Std 1364-1995到第11.4.9节中的最新SystemVerilog IEEE Std 1800-2012。 这是IEEE Std 1800-2012§11.4.9的摘录：

一元归约运算符应对单个操作数执行逐位运算，以产生单个结果。 对于归约AND ， 归约OR和归约XOR运算符，运算的第一步应使用表11-16至表11-18在运算数的第一位和第二个运算符之间应用该运算符。 第二步及后续步骤应使用相同的逻辑表将运算符应用于上一步的1位结果与操作数的下一位之间。 ...

按位运算符和归约运算符使用相同的字符（例如： | ， & ^ ）。 为了区分两者，请检查运算符左侧的值。 如果有一个值，那么它是按位的；如果没有，则归约。

您可以在同一表达式中按位混合和归约混合。 例如out = &in1 ^ |in2; 其中&和| 是归约运算符（左边没有值）， ^是按位的（ &in1的结果是左边的值）。 但是，为了使人类更容易理解，建议使用括号将还原操作在视觉上更加明确： out = (&in1) ^ (|in2);