使用Sigasi编辑器的VHDL中的灵敏度列表不完整

Question

当前，我尝试发展我的VHDL技能，因此我使用Sigasi Eclipse插件来编写一些VHDL代码。 Sigasi是一个很棒的工具，但是有一件事让我感到困扰。 不断地，Sigasi会在过程定义中抛出有关灵敏度列表不完整的警告，从我的观点来看，这是不合理的。 一个示例是具有相应体系结构的以下实体。 这是一个移位寄存器的描述

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity RingShiftReg is
    generic(
        WIDTH : integer := 8
    );
    port(
        clock     : in  std_ulogic;
        reset     : in  std_ulogic;
        set       : in  std_ulogic;
        initValue : in  std_ulogic_vector(WIDTH - 1 downto 0);
        value     : out std_ulogic_vector(WIDTH - 1 downto 0)
    );
end;

architecture ringShiftRegArch of RingShiftReg is
    signal innerValue : std_ulogic_vector(WIDTH - 1 downto 0);
begin
    P1: process(clock, reset)
    begin
        if reset = '1' then
            innerValue <= (others => '0');
        elsif rising_edge(clock) then
            if set = '1' then
                innerValue <= initValue;
            end if;
        else
            innerValue <= innerValue(WIDTH - 2 downto 0) & innerValue(WIDTH - 1);
        end if;
    end process;
    value <= innerValue;
end ringShiftRegArch;

Sigasi Linter声称过程P1的灵敏度列表不完整，因为缺少信号innerValue 。 但是我认为，不必将innerValue放入灵敏度列表，因为它完全取决于clock和reset 。

现在正确吗？

Answer 1

简而言之，您的

else
  innerValue <= ... 
end if;

在传统的数字硬件中没有意义，因为在这种情况下，您的else意思是：

• clock或reset （或同时更改），以及
• reset不等于'1' ，并且
• 这不是clock的上升沿。

因此，可以是：

• reset的下降沿，或者
• reset时clock的下降沿等于'0' 。

可能不是您的意图。 如果这是您想要的，则应尝试找到其他目标技术。 传统的数字硬件无法实现这一点，因为ASIC标准单元库或FPGA中没有多时钟，多边缘，寄存器。

Answer 2

你可能是这个意思吗？

elsif rising_edge(clock) then
  if set = '1' then
    innerValue <= initValue;
  else
    innerValue <= innerValue(WIDTH - 2 downto 0) & innerValue(WIDTH - 1);
  end if;
end if;