Verilog，截断genvar宽度大小

Question

如何截断genvar变量的宽度？ 例如，如果我有：

parameter LENGTH = 8;

genvar i;
for(i = 0; i < LENGTH; i = i + 2) begin
   somemodule #(WIDTH($clog2(LENGTH))
               )
               tmp (.a(i)
                   ,.b(i+1)
                   ,.c(output)
                   );
end
endgenerate

当我在ModelSim中进行仿真时，我会得到端口大小与连接大小不匹配。 我知道问题出在genvar为32位宽，而我模块的宽度也有所不同。

我试过了

genvar [$clog2(LENGTH)-1:0] i;

和

.a(i[$clog2(LENGTH)-1:0])

但是它们在语法上是不正确的。

我该如何解决这个问题？

Answer 1

您可以为此使用使用数据类型声明的中间参数

parameter int LENGTH = 8;
parameter int WIDTH  = $clog2(LENGTH);
for(genvar i = 0; i < LENGTH; i = i + 2) begin

   parameter bit [WIDTH-1:0] A = i;
   somemodule #(.WIDTH(WIDTH))
               )
               tmp (.a(A)
                   ,.b(A+1'b1)
                   ,.c(output)
                   );
end