如何确定通过虚拟到物理地址转换发生的最大高速缓存未命中数？

Question

读取以下问题：假设CPU发出指令的读取，并且该读取不会导致生成页面错误。 假设MMU使用TLB进行地址转换并且有单个页表，那么在将虚拟地址转换为物理地址并检索指令的整个过程中，可能发生的高速缓存未命中的最大数量是多少？ （假设DRAM只有一级缓存。）

我确实知道TLB用于减少从内存中获取数据的巨大开销，但是我对虚拟内存的理解不足以回答这个问题-我也知道TLB遗漏的情况很少。 无论如何，如果有人可以帮助我理解此问题，我将不胜感激。

提前致谢！

Answer 1

我的意思是，如果您要在具有4级页面表的平台上使用最坏的情况，我想对于跨两个页面的拆分负载来说，它的大小大约为10，即1 + 1 + 4 +4。对于实际负载，这是1负载触及的两条高速缓存行中的每一行，CPU必须遍历的页表的每个级别的行数为4，因为触及了两个页面，因此是2遍。

您还可以查看页表结构-也许在某些情况下，每个级别可能会导致一次以上的遗漏，例如，如果允许分页结构本身不对齐，或者翻译中涉及任何类型的搜索（而不是直接查找）。 可能还有其他原因可能会导致更多的高速缓存未命中。

实际上，很难组织一次您错过了很多次失败的情况，因为即使您完全击败了TLB，更高级别的PTE可能会出现在某些级别的缓存中，或者CPU本身可能会在内部缓存它们（在非-体系结构缓存）。

Answer 2

TLB缓存页表条目。 TLB未命中意味着必须在页表中查找翻译。

CPU具有顶层页表的物理地址，因此不再需要转换。 （这将导致鸡和蛋的问题）。

但是，假设页面遍历硬件（或软件TLB-miss处理程序）通过缓存层次结构访问页面表（例如，在现代x86 CPU中就是这种情况），则找到正确的PTE所需的每个访问都可以数据缓存中未命中。

页表通常是多级数据结构，例如x86上的3或4级。

请注意，实际的CPU设计可能会将页面目录条目与数据缓存分开缓存在TLB遗漏处理硬件内部。