x 和 z 之间的差异

Question

在阅读 Verilog 的语法时，我遇到了四个逻辑值： 0 1 xz 。 在网上搜索后，试图找到x和z之间的差异，我发现只有x是未知值，而z是高阻抗（三态）。 我想我理解x的定义，但不太理解z - “高阻抗（三态）”是什么意思？

我想查看两个逻辑值中的每个逻辑值的示例： xz

Answer 1

Z 表示信号处于高阻抗状态，也称为三态。 连接到它的另一个信号可以改变该值：0 将其拉低，1 将其拉高。

要了解阻抗（以及高阻抗），您应该对电阻、电压和电流以及欧姆定律定义的它们之间的关系有一定的了解。

我不能给你一个'X'或'Z'的例子，就像我不能给你一个'1'或'0'的例子一样。 这些只是信号状态的定义。 事实上，在 Verilog 中有超过四个状态。 有七种力量。 （请参阅此网页）。

这是芯片输出端口如何产生零、一或 Z 的原理图。实际上，开关是 MOSFET。

三态信号不再用于芯片内部或 FPGA 内部。 它们仅在外部用于将信号连接在一起。

Answer 2

x ，正如您已经发现的那样描述了一个unknown状态。 默认情况下，verilog 模拟从初始化为该值的所有变量开始。 设计者的任务之一是提供正确的重置序列，使模型进入一个known状态，没有“x”，即

 always @(posedge clk)
    if (rst)
        q <= 0;

在上面的例子中， q初始值是x被一个已知的值0替换。

'x' 和 'z' 之间的区别在于，'z' 是一种known的高阻抗状态，即实际上已disconnected 。 因此，它可以通过其他驱动程序驱动到任何其他值。 它用于表示三态总线或其他一些逻辑。

 wire bus;
 assign bus = en1 ? value1 : 1'bz;
 ...
 assign bus = en2 ? value2 : 1'bz;

在上面的例子中， bus由 2 个不同的驱动程序驱动。 如果 'en1' 或 'en2' 为高电平，则以实际的 'value1' 或 'value2' 驱动总线。 否则它的状态是“z”。

verilog 为所有值的每个运算符都有真值表。 您可以检查它们的使用方式。 即对于“&”

&  0 1 x z

0  0 0 0 0
1  0 1 x x
x  0 x x x
z  0 x x x

你也可以找到每个其他的门。 请注意，结果中没有“z”，只有“x”。

Answer 3

在系统 verilog 中，X 被视为未连接的电线，Z 是弱高电平。

假设您有电线连接 2 个模块 m1 和 m2。 如果您从 m1 将 Z 驱动到那条线上，那么您可以通过 m2 将其分配为零来拉下这条线。

Answer 4

正如我发现的：当输出中“没有”时，晶体管中会出现“三态”或“高阻抗”。 这可能会发生，例如：在你有一个 nMOS 晶体管的情况下，我们称之为 T1：

• 例如，T1 的栅极值为 0，因此 T1 不会导通，并且您的电源（可能为 0 ）和漏极（输出）之间没有传导路径 - 可能会出现“Z”或三态 - PMOS 可能会出现值 -> 1 的晶体管。