组合verilog

Question

使用子模块（encrypt_system）的输出数据成为新子模态的输入时，我遇到了问题。

以前，我已经在系统中成功生成了228位二进制文​​件（称为secret_key）。 但是，当我尝试将此secret_Key用作新子模块的输入时，模拟显示没有生成任何数据。 我不知道这是什么问题。

基本上，我的项目是使用secret_key并与任何数据（称为plaintext_data）组合（x-or）以生成密文。

这是我的编码：

  -------top module-------
    module Communication_security(

   //Declare all I/Os
   Start,
   Clk,
   Reset,
   Secret_Key,
   Plaintext_data,
   Ciphertext
   );

   input Clk, Reset, Start,  Plaintext_data;
   wire Plaintext_data;

   output Secret_Key, Ciphertext;


   //Declare all submodule
   Encryp_System Es(
   .Start(Start),
   .Clk(Clk),
   .Reset(Reset),
   .Secret_Key(Secret_Key)
    );   

   Combine_bit Cb(
   .Start(Start),
   .Clk(Clk),
   .Reset(Reset),
   .Secret_Key(Secret_Key),
   .Plaintext_data(Plaintext_data),
   .Ciphertext(Ciphertext)
    );
   endmodule



   ----sub module to combine the bits (secret_key ^ Plaintext_data)------

   module Combine_bit(
   Clk,
   Reset,
   Secret_Key,
   Plaintext_data,
   Start,
   Ciphertext
    );

   input Clk, Reset, Secret_Key, Start, Plaintext_data;
   wire Plaintext_data;
   wire Secret_Key;

   output reg Ciphertext;

   always @ (posedge Clk or posedge Reset)
   begin
       if (Reset) 
       begin

       Ciphertext <= Secret_Key ^ Plaintext_data;

       end
   end

   endmodule

注意：为了使encryp_system子模块生成secret_key，无需进行任何更改。 它已经完成并成功生成了secret_key。

希望有人可以帮助我。 这只是一个简单的编码，但我对此一无所知。

这是我所做的RTL原理图：

Answer 1

您仅定义了1位宽的信号。
从图中可以看出，plaintext_data为8位宽。 但是在您的模块中，它只有一位。 您说您的secret_key是228位，所以您必须以该宽度发出信号。

我还建议您开始使用新的Verilog端口语法。 由于所有信息都集中在一个地方，因此可以防止错误。 现在，我假设所有其他信号都只有一点宽。 这样就得到：

module Communication_security(
   input          Clk,    
   input          Reset,  

   input          Start,
   output [227:0] Secret_Key,

   input  [  7:0] Plaintext,
   output [  7:0] Ciphertext
);