为什么以下时钟乘法Verilog代码对我不起作用？

Question

我正在尝试生成系统时钟的（3/16）时钟。 因此，我决定从系统clk生成一个3x时钟，然后从该时钟生成（1/16）x时钟。 现在，我只能生成3倍时钟。 我这样做是通过计算系统时钟的时间周期，然后在该周期的1/6处切换3x时钟。 但是我的模拟将永远停滞不前。 我检查过，我没有在任何地方使用过forever块。 因此，没有时序构造。 以下是我正在处理的代码。

module eec_clk_gen (
    input logic arst,
    input logic sys_clk,
    output logic eec_clk
);

real t0;
real t1;
real sys_clk_tp;


logic eec_clk_x3;


//Calculating clock period of sys_clk
initial
begin
    @(posedge sys_clk) t0 = $realtime;
    @(posedge sys_clk) t1 = $realtime;
    sys_clk_tp = t1 - t0;
end



//Generating clock at 3 times sys_clk freq

initial
begin
    @(posedge sys_clk) eec_clk_x3 = 1'b1;
end

always
begin
    #(sys_clk_tp/6) eec_clk_x3 <= ~eec_clk_x3;
end

endmodule: eec_clk_gen

我不担心我的代码中缺少arst信号。 一旦eec_clk正常运行，它将实现。 请帮忙吗？

Answer 1

您的代码有2个，可能是3个问题。

1. sys_clk_tp的初始值为0.0 。 因此，您的always块会进入无限0延迟循环。 时间不能提前
2. 您正在使用t1,t2的非阻塞分配，因此在评估t1-t2时t2仍为0
3. 您使用的是$time而不是$realtime如果由于不同的时标，您的输入时钟有任何小数延迟，则$ time会截断。 我会做

`

initial
     begin
        @(posedge sys_clk) t0 = $realtime;
        @(posedge sys_clk) t1 = $realtime;
        sys_clk_tp = t1 - t0;
        forever  #(sys_clk_tp/6) eec_clk_x3 = ~eec_clk_x3;
    end

Answer 2

您试图做的是徒劳的。 即使您设法使它在仿真中起作用，它也不会合成：

• $realtime函数仅在仿真中可用。 它不能用于综合； 如果需要实时时钟，则需要自己制作。

• #运算符仅在仿真中有效。 在合成过程中将其忽略。

如果要在FPGA上倍增时钟信号，大多数FPGA都有时钟管理硬宏（通常是DLL或PLL），可用于此目的。 有关详细信息，请查阅目标零件的参考手册。

如果您以ASIC为目标，请联系您的代工厂。