工艺和“香草” VHDL之间的区别

Question

我正在练习VHDL，并且对不需要过程的“简单”语句有一个基本问题。

我想知道两者之间的区别

c <= a and b;

该语句不在流程内部，只是在架构开始后编写的，并且

process(a,b)
begin
    c <= a and b;
end process;

这些结果会产生相同的结果吗？ 泰:)

Answer 1

是的，这两个描述是等效的。

并发信号分配c <= a and b在每个自变量（ a或b ）的每次更新时都进行评估，并且每次更新敏感度列表（ a或b ）中的任何自变量时，该过程还将进行评估。

在简单的示例中，不需要使用process ，但是对于更复杂的表达式，该process的优点是可以使用诸如if和for类的控制结构，这在并发信号分配中不可能直接实现。 同样，对于顺序逻辑，需要一个process 。

Answer 2

您可以将任何VHDL衬板视为一个隐含过程，其灵敏度列表中RHS上的参数<=。 这就是为什么您编写的两个代码片段实际上都等效的原因。