具有多个多位寄存器的顺序等效

Question

极其简单的顺序逻辑等效测试用例：

module memory1(
    input   wire        clk,
    input   wire        srst,
    input   wire [15:0] addr,
    input   wire        din,
    input   wire        wr,
    input   wire        rd,

    output  reg  [15:0] out
);

reg [15:0] mem;

always_ff @(posedge clk) begin
    if (srst) begin
        mem <= 'd0;
        out <= 'd0;
    end
    else begin
        if (wr) mem[addr] <= din;
        out <= mem;
    end
end
endmodule

接着：

module memory2(
    input   wire        clk,
    input   wire        srst,
    input   wire [15:0] addr,
    input   wire        din,
    input   wire        wr,
    input   wire        rd,

    output  reg  [15:0] out
);

reg [15:0] mem;

always_ff @(posedge clk) begin
    if (srst) begin
        mem <= 'd0;
        out <= 'd0;
    end
    else begin
        if (wr) case (addr)
            'd0 : mem[0] <= din;
            'd1 : mem[1] <= din;
            'd2 : mem[2] <= din;
            'd3 : mem[3] <= din;
            'd4 : mem[4] <= din;
            'd5 : mem[5] <= din;
            'd6 : mem[6] <= din;
            'd7 : mem[7] <= din;
            'd8 : mem[8] <= din;
            'd9 : mem[9] <= din;
            'd10 : mem[10] <= din;
            'd11 : mem[11] <= din;
            'd12 : mem[12] <= din;
            'd13 : mem[13] <= din;
            'd14 : mem[14] <= din;
            'd15 : mem[15] <= din;
        endcase
        out <= mem;
    end
end
endmodule

使用yosys脚本：

read_verilog -sv example_mem.sv
proc
memory
miter -equiv -flatten memory1 memory2 miter
hierarchy -top miter
sat -maxsteps 50 \
    -set in_srst 0 -set-at 1 in_srst 1 \
    -show-ports \
    -seq 1 \
    -tempinduct \
    -prove trigger 0 \
    miter

我可以进行对等比赛，一切都很好。

但是，如果我更改两种设计，

out <= mem;

替换为：

else if (rd) out <= mem;

我得到了一个非对等的东西。

但是，如果我使用以下方法，则可以通过……

read_verilog -sv example_mem.sv
proc
memory
equiv_make memory1 memory2 equiv
hierarchy -top equiv
flatten
equiv_induct -seq 1
equiv_status -assert

谁能给我带来启示？ 为什么斜接方法无法通过简单的mod失败？

Answer 1

在时间归纳法中，这实质上是试图证明，在随机状态下启动后，假设它们在N个周期内相等（具有相等的输入），那么它们在周期N + 1处将始终相等。 当您添加读取使能时，设计中会存在一些路径，其中状态永远不会“泄漏”到输出，因此该技术不再起作用。

一次50周期的边界模型检查（删除了-tempinduct和-maxsteps ，并将-seq设置为50）确实按预期通过了。

第二个脚本通过是因为equiv_命令进入了设计，并增加了两个mem寄存器相同的额外检查，然后允许归纳开始“同步”并通过。

这是在声明验证而不是等效检查的上下文中进行的，但是https://zipcpu.com/blog/2018/03/10/induction-exercise.html还讨论了与时间归纳相关的类似问题。