有没有办法用Yosys获取Verilog模块的默认参数值

Question

我正在尝试使用Yosys命令外壳获取Verilog模块的默认参数值。 有什么办法吗？ 另外，解析“ write_ilang”命令输出文件是否是一个好主意，或者其格式在不久的将来会发生巨大变化？

尝试在ilang，json，表转储，甚至使用chparam -list命令中查找默认值，但未带来任何结果。

考虑以下示例（文件param_test.v）：

module stub();
  parameter PUBLIC_PARAM = 1;
  parameter HIDDEN_PARAM = 2;
endmodule

module testbench();
  stub no_param_stub ();
  stub #(.PUBLIC_PARAM(1)) one_param_stub ();
endmodule

我遵循以下步骤：

1. 加载源代码read -sv param_test.v
2. 精心设计的hierarchy -top testbench
3. 尝试获取参数值。

write_ilang命令的输出：

# Generated by Yosys 0.8+634 (git sha1 ac2fc3a, clang 3.8.0-2ubuntu4 -fPIC -Os)
autoidx 1
attribute \blackbox 1
attribute \src "param_test.v:1"
module $paramod\stub\PUBLIC_PARAM=1
  parameter \HIDDEN_PARAM
  parameter \PUBLIC_PARAM
end
attribute \blackbox 1
attribute \src "param_test.v:1"
module \stub
  parameter \HIDDEN_PARAM
  parameter \PUBLIC_PARAM
end
attribute \top 1
attribute \src "param_test.v:6"
module \testbench
  attribute \module_not_derived 1
  attribute \src "param_test.v:8"
  cell \stub \no_param_stub
  end
  attribute \module_not_derived 1
  attribute \src "param_test.v:10"
  cell $paramod\stub\PUBLIC_PARAM=1 \one_param_stub
  end
end

write_json命令的输出甚至不包含有关HIDDEN_PARAM参数的信息：

{
  "creator": "Yosys 0.8+634 (git sha1 ac2fc3a, clang 3.8.0-2ubuntu4 -fPIC -Os)",
  "modules": {
    "$paramod\\stub\\PUBLIC_PARAM=1": {
      "attributes": {
        "blackbox": 1,
        "src": "param_test.v:1"
      },
      "ports": {
      },
      "cells": {
      },
      "netnames": {
      }
    },
    "stub": {
      "attributes": {
        "blackbox": 1,
        "src": "param_test.v:1"
      },
      "ports": {
      },
      "cells": {
      },
      "netnames": {
      }
    },
    "testbench": {
      "attributes": {
        "top": 1,
        "src": "param_test.v:6"
      },
      "ports": {
      },
      "cells": {
        "no_param_stub": {
          "hide_name": 0,
          "type": "stub",
          "parameters": {
          },
          "attributes": {
            "module_not_derived": 1,
            "src": "param_test.v:8"
          },
          "port_directions": {
          },
          "connections": {
          }
        },
        "one_param_stub": {
          "hide_name": 0,
          "type": "$paramod\\stub\\PUBLIC_PARAM=1",
          "parameters": {
          },
          "attributes": {
            "module_not_derived": 1,
            "src": "param_test.v:10"
          },
          "port_directions": {
          },
          "connections": {
          }
        }
      },
      "netnames": {
      }
    }
  }
}

Answer 1

Yosys最近获得了通过细化来保留参数的功能（而这些参数通常会被丢弃）。 将-pwires添加到read_verilog ，参数将转换为由参数默认值（ parameter属性设置为1）驱动的电线。

在稳定性方面，还有其他几种工具（例如nMigen）创建或读取RTLIL ilang，因此现在不太可能进行重大更改。