繁体 English 中英

寄存器到门级Verilog的映射

[英]Mapping of registers to gate level Verilog

原文 2019-08-27 18:17:23 7 1 yosys

我正在使用Yosys通过映射到Liberty文件中的单元来合成AES内核以门级Verilog。

有没有一种方法可以报告寄存器和内存实例从RTL到门级实例/引脚/网络的映射？

这是我的版本：

Yosys 0.8+     510 (git sha1 1217e47e, clang 10.0.1 -fPIC -Os)

1 个解决方案

您应该看到使用write_verilog -norename保留了更多名称。 在某些情况下，Yosys还将添加一个(* src = "..." *)属性来跟踪原始源位置。

如何使用yosys从更高级别的Verilog创建门级Verilog

[英]How to create Gate Level Verilog from higher level Verilog using yosys

使用yosys进行门级解析

[英]gate level parsing using yosys

Yosys中的计算verilog参数

[英]Computed verilog parameter in Yosys

支持 Verilog 和 SystemVerilog

[英]Verilog and SystemVerilog supported

错误：在库中找不到缓冲门

[英]Error: Cannot find buffer gate in the library

Yosys解释而不是将nand作为可视化门

[英]Yosys interpret and and not gate as nand for visualization

只有 XOR 门合成 Yosys

[英]Only XOR gate synthesizing Yosys

如何在verilog中将LUT解包到逻辑单元中

[英]How to unpack LUTs into logic cells in verilog

如何将时钟门映射到技术库单元

[英]How to map clock gate to tech library cell

Yosys — 从 verilog 生成电子原理图

[英]Yosys — producing an electronic schematics from verilog

暂无

暂无

声明:本站的技术帖子网页，遵循CC BY-SA 4.0协议，如果您需要转载，请注明本站网址或者原文地址。任何问题请咨询:yoyou2525@163.com.

相关问题 如何使用yosys从更高级别的Verilog创建门级Verilog 使用yosys进行门级解析 Yosys中的计算verilog参数支持 Verilog 和 SystemVerilog 错误：在库中找不到缓冲门 Yosys解释而不是将nand作为可视化门只有 XOR 门合成 Yosys 如何在verilog中将LUT解包到逻辑单元中如何将时钟门映射到技术库单元 Yosys — 从 verilog 生成电子原理图

相关标签

粤ICP备18138465号 © 2020-2024 STACKOOM.COM