在foreach循环中通过chparam更改参数后找不到子模块

Question

我正在尝试为参数的不同值合成模块。 我正在tcl中的foreach循环中更改参数，并使用hierarchy命令中的-chparam标记将更新后的参数传递给顶部模块。 它适用于循环的第一次迭代。 但是，在第二次迭代中，它显示了以下错误：找不到子模块之一。

我已经编写了一个简单的模块（用test.sv编写）来演示该问题。

module top #(parameter N = 8)(
    input [N-1:0] x,
    output y
);

    isZero #(.N(N)) isZero_inst(
        .x(x),
        .y(y)
    );

endmodule


module isZero #(parameter N = 8)(
    input [N-1:0] x,
    output y
);

    assign y = |x;

endmodule

我正在使用以下tcl命令（用test.tcl编写）：

yosys -import

read_verilog -defer -sv  test.sv 

foreach N [list 4 8] {
    hierarchy -check -top top -chparam N $N 
    procs; opt; 
    flatten; opt; 
    techmap; opt;
    abc; opt; 
    clean; opt;
    opt_clean -purge
    write_verilog -noattr -noexpr test_${N}_syn.v
}

它生成第一个文件： test_4_syn.v 。 但是，在第二次迭代中，它显示了错误：

Module `\isZero' referenced in module `\top' in cell `\isZero_inst' is not part of the design.

为了完整起见：我正在使用以下命令来运行tcl文件：

yosys -c test.tcl

Answer 1

我通过在带有-overwrite标签的foreach循环内移动read_verilog来解决此问题（不使用-overwrite Yosys会重新定义模块错误）。 现在是tcl文件的外观：

foreach N [list 4 8] {
    read_verilog -overwrite -defer -sv  test.sv
    hierarchy -check -top top -chparam N $N 
    procs; opt; 
    flatten; opt; 
    techmap; opt;
    abc; opt; 
    clean; opt;
    opt_clean -purge
    write_verilog -noattr -noexpr test_${N}_syn.v
}

我不确定这是否是正确的方法，但是它可以工作。 我知道在Synopsys Design编译器中，文件只能读取一次。

Answer 2

hierarchy是详细说明的主要部分，IIRC将清除参数化模块的非参数化版本。

design命令是一种无需重新运行read_verilog即可解决此问题的好方法。 例如：

yosys -import

read_verilog -defer -sv  test.sv 
design -stash test

foreach N [list 4 8] {
    design -load test
    hierarchy -check -top top -chparam N $N 
    procs; opt; 
    flatten; opt; 
    techmap; opt;
    abc; opt; 
    clean; opt;
    opt_clean -purge
    write_verilog -noattr -noexpr test_${N}_syn.v
}