从系统verilog测试台驱动verilog中的内部信号

Question

如何从测试台驱动 DUT verilog 代码的内部信号？

考虑以下示例：

module dut(input bit clk); 
    logic [7:0] data;
endmodule : dut

module top; 
    bit clk;
    dut dut1(.*); 
    assign dut.data = '0; // this doesn't work.
endmodule 

Answer 1

跨模块引用确实有效。 不过，问题是 DUT 中的任何信号都已被驱动。 您需要覆盖该驱动程序。 发力和释放是执行此操作的常用方法，但您也可以使用更强的驱动力。

默认驱动强度为“强”，因此唯一更强的是“供应”。

对于您的示例：

分配（供应0，供应1）数据='0；

严格来说，supply1 是不必要的，因为您只驾驶零。 但是，如果您需要更改代码以驱动“1”，则它消除了您可能会得到的惊喜。