yosys综合-for循环中的语法错误

Question

我正在尝试合成我使用了很多 for 循环的 verilog 代码。 但是，由于使用 for 循环，我收到语法错误。 以下面的代码为例：

integer j;
always@(*)begin
    for(j = 0; j<3; j++) begin
      c[j]= c[j] + 1;
    end
end

我尝试使用iverilog和 verilator 编译代码，它们都编译它没有错误，但是yosys在for(j = 0; j<3; j++) begin行中给出了语法错误。 用yosys合成时有什么遗漏吗？

我已在以下链接中在edaplayground上上传了此示例代码的副本： www.edaplayground.com/x/srL