系统verilog：逐字节遍历向量的fsm……这是否可能而不产生大量额外状态？

Question

系统verilog：逐字节遍历向量的fsm……这是否可能而不产生大量额外状态？

我想留在这个 state 一个时钟然后 go 到一个类似的编码 state - 然后遍历更多的矢量数据的方式。 这是我想到的方式，但模拟器不喜欢它——必须有一种方法可以展开矢量切片而没有很多额外的状态（每个字节 1 个），但我不能指望它......必须有另一种可行的方法..有什么建议... ??

具体参见以下结构的使用：

   header[(8*16)-1 -: 8]  
   header[(8*header_count)-1 -: 8]

stateA:
        if (some condition) begin 
             data_out <= {2'd2, header[(8*16)-1 -: 8]}; // Start of packet + Header [127:120]
             data_crc <= (nextCRC8_D8(header[(8*16)-1 -: 8], 8'd0)); // first byte &  seed
             data_wr  <= 1'b1;
             proc_state      <=  state_header;             
           end else begin 
             data_wr  <= 1'b0;
           end 

state_header:

         if (header_count >= 8'd2) begin        

           if (some condition) begin 
             data_out <= {2'd0, header[(8*header_count)-1 -: 8]}; // Middle of packet + More Header Data 
             data_crc <= (nextCRC8_D8(header[(8*header_count)-1 -: 8], data_crc)); // current data and last crc value
             data_wr  <= 1'b1;
             header_count <= (header_count - 8'd1);   // count 2 is last byte , count 1 is the CRC
           end else begin 
             data_wr  <= 1'b0;
           end 

         end else if (header_count == 8'd1) begin // CRC (to be calculated and inserted here)

           if (some condition ) begin 
             data_out <= {2'd0, data_crc}; // Middle of packet + CRC 
             data_crc <= (nextCRC8_D8(data_crc, data_crc)); //  current crc data and last crc value
             data_wr  <= 1'b1;
             header_count <=  8'd2;   // reset count to 2 for Frame ID Data
             proc_state      <=  state_data;             
           end else begin 
             data_wr  <= 1'b0;
           end 
         end