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VHDL-数据转移

[英]VHDL - Data Shifting

原文 2019-11-25 05:39:01 2 0 concatenation/ vhdl/ fpga

我的问题是关于VHDL。 每个时钟周期有16位数据。 我正在尝试将第一个时钟周期的所有16位与第二个周期的前8位连接起来，然后将第二个时钟周期的最后8位与第三个周期的所有16位连接起来，依此类推。 我正在尝试以最小的延迟做到这一点，但是我没有成功。

这是一个例子：

1st cycle: 1100110011001100
2nd cycle: 1111111100000000
3rd cycle: 0000000011111111
4th cycle: 1010101010101010
5th cycle: 1111000011110000
and etc.

我的目标，尽量减少延迟：

1 - 110011001100110011111111
2 - 000000000000000011111111
3 - 101010101010101011110000
4 - 11110000... etc.

谢谢

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