Verilog测试平台：我编写了4位完整的加法器/减法器代码。 我已经使用了结构建模。 我在测试台上遇到问题

Question

testbench.v：4：错误：未知模块类型：add_sub_4 2制作期间出错。 ***这些模块丢失：add_sub_4被引用了1次。

以上是我得到的错误。 我已经编写了完整的加法器代码，并在添加/子代码中将其称为。 下面我还包括了我编写的testbench文件

`include "full_adder.v"
module add_sub_4(A1,B1,In,Res,Out);
    input[3:0] A1,B1;
    input In;
    output[3:0] Res;
    output Out;
    wire t1,t2,t3,t4,t5,t6,t7;
    xor G5(t4,B1[0],In),
        G6(t5,B1[1],In),
        G7(t6,B1[2],In),
          G8(t7,B1[3],In);
    full_adder G1(A1[0],t4,In,Res[0],t1),
            G2(A1[1],t5,t1,Res[1],t2),
            G3(A1[2],t6,t2,Res[2],t3),
            G4(A1[3],t7,t3,Res[3],Out);
endmodule
/////////////////////////////full adder///////////////////////////////////
module full_adder(A,B,Ci,S,Co);
    input A,B,Ci;
    wire t1,t2,t3;
    output S,Co;
    xor G1(t1,A,B),
        G2(S,t1,Ci);
    and G3(t2,t1,Ci),
        G4(t3,A,B);
    or G5(Co,t2,t3);
endmodule

///////////////////////testbench////////////////////////////////////
module testbench;
  reg[3:0] A1,B1,Res;
  reg In,Out;
  add_sub_4 uut(.A1(A1),.B1(B1),.In(In),.Res(Res),.Out(Out));

initial 
  begin
    $dumpfile("add_sub_4.vcd");
    $dumpvars(0,testbench);
    $monitor($time,"A1=%b,B1=%b,In=%b,Res=%b,Out=%b",A1,B1,In,Res,Out);
    #5 A1[3:0]=4'b0101; B1[3:0]=4'b0010; In=0; 
    #5 A1[3:0]=4'b0011; B1[3:0]=4'b0111; In=1; 
    #5 $finish;
  end
endmodule