Verilog 中 1 和 1'b1 的区别

Question

在 verilog 代码中只给出 1 和给出 1'b1 有什么区别？

Answer 1

1 是 32 位宽，因此相当于32'b00000000_00000000_00000000_00000001

1'b1 有点宽。

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有几个地方你应该注意长度的差异，但最有可能让你明白的地方是串联。 {}

reg [ 7:0] A;
reg [ 8:0] B;
   assign A = 8'b10100101;
   assign B = {1'b1,A};  // B is 9'b110100101
   assign B = {1,A};     // B is 9'b110100101
   assign B = {A,1'b1};  // B is 9'b101001011
   assign B = {A,1};     // B is 9'b000000001 !!!!

Answer 2

那么，有什么区别，说，

logic [7:0] count;
...
count <= count + 1'b1;

和

logic [7:0] count;
...
count <= count + 1;

不是很多。 在第一种情况下，您的模拟器/合成器将执行此操作：

i) 将1'b1扩展为8'b1 （因为count是 8 位宽） ii) 使用 8 位进行所有数学运算（因为现在一切都是 8 位宽）。

在第二种情况下，您的模拟器/合成器将执行此操作：

i) 使用 32 位进行所有数学运算（因为1是 32 位宽） ii) 将 32 位结果截断为 8 位宽（因为计数是 8 位宽）

行为将是相同的。 然而，情况并非总是如此。 这个：

count <= (count * 8'd255) >> 8;

还有这个：

count <= (count * 255) >> 8;

会表现不同。 在第一种情况下，8 位将用于乘法（ >> 8中8的宽度无关紧要），因此乘法将溢出； 在第二种情况下，乘法将使用 32 位，所以一切都会好起来的。

Answer 3

1'b1是二进制、无符号、1 位宽的整数值。 在最初的 verilog 规范中， 1与integer具有相同的类型。 它已签名，但未指定宽度。 工具可以根据其int类型的主机实现来选择宽度。

从 Verilog 2001 和 SystemVerilog 2005 开始， integer和int的宽度固定为 32 位。 但是，由于这个原始的未指定宽度，以及许多人写0或1而没有意识到它现在是 32 位宽的事实，标准不允许您在串联中使用不基于文字的文字。 {A,1}是非法的。