Verilog代码可将流数据存储到内存的不同部分

Question

我正在尝试编写可存储流数据的可综合Verilog代码。

例如，

always@(posedge clk) begin 
   register[0] <= TDATA
end

将在时钟正沿将TDATA上的任何内容存储到寄存器[0]。

假设TDATA将在每个时钟周期传输32位数据，并且我已声明reg[31:0] register[0:255]来存储总共256个32位数据。

我想到了一种这样做的方法：

always@(posedge clk or negedge resetn) begin
   if (!resetn) counter <= 32'b0;
   else begin
      case (counter)

         32'd0: register[0] <= TDATA; counter <= counter + 32'd1;
         32'd1: register[1] <= TDATA; counter <= counter + 32'd1;
         32'd2: register[2] <= TDATA; counter <= counter + 32'd1;
                 .
                 .
                 .
         32'd255: register[255] <= TDATA; counter <= counter + 32'd1;
         default: (Do nothing)

      endcase
   end
end

我很想知道一种更优雅的方式来存储流中的数据，因为编写所有256行相似代码会很累，有时输入的数量比256大得多。