操纵时钟信号以获得 10 个脉冲

Question

我试图在我的代码中创建一个非常具体的信号。 基本上我需要在 load_0 结束后在下降沿生成一个信号，其中这样的信号将是 1KHz 信号的 10 个脉冲，其余为 0。这只是保留与变量 Serial_out 对齐的 10 个脉冲。

到目前为止，我已经尝试了一个 if 来尝试这个，用一个计数器来尝试对我想要的 10 个脉冲计数到 10，并丢弃其余的。 这总是结束，要么由于错误而无法综合，要么测试平台 clk_trig 从未被初始化。

由于我没有长时间使用 xilinx，我的编码非常粗糙。

代码的主要部分

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY HAMMING IS
    PORT ( CLK_50MHz_M : IN  STD_LOGIC;
             RST  : IN STD_LOGIC;
             LOAD_O : IN STD_LOGIC;
             input1 : IN STD_LOGIC;
             input2 : IN STD_LOGIC;
             input3 : IN STD_LOGIC;
             input4 : IN STD_LOGIC;
             input5 : IN STD_LOGIC;
             input6 : IN STD_LOGIC;
             CLK_DIV_O : OUT STD_LOGIC;
             CLK_TRIG : OUT STD_LOGIC;
             Serial_out : OUT STD_LOGIC);
END HAMMING;

ARCHITECTURE ARCH OF HAMMING IS
SIGNAL input_vec : STD_LOGIC_VECTOR(6 DOWNTO 1);
SIGNAL output : STD_LOGIC_VECTOR(9 DOWNTO 0);
SIGNAL CLK_100Hz, CLK_50KHz : STD_LOGIC;


COMPONENT P2S
     port(
         clk : in STD_LOGIC;
         reset : in STD_LOGIC;
         load : in STD_LOGIC;
         din : in STD_LOGIC_VECTOR(9 downto 0);
         dout : out STD_LOGIC);
END COMPONENT;

COMPONENT SCALE_CLOCK
        PORT (CLK_50MHz_S : IN  STD_LOGIC;
                RST       : IN  STD_LOGIC;
                CLK_100Hz   : OUT STD_LOGIC);
END COMPONENT;

begin
----------------------------------------------
process (LOAD_O, CLK_100Hz)
begin
    if (LOAD_O = '1') then CLK_TRIG <= '0';    -crude attempt at the desired signal
    ELSE
    CLK_TRIG <= CLK_100Hz;
    end if;
end process;
---------------------------------------------

-- BITS DE PALABRA
output(2) <= input_vec(1);
output(4) <= input_vec(2);
output(5) <= input_vec(3);
output(6) <= input_vec(4);
output(8) <= input_vec(5);
output(9) <= input_vec(6);

-- BIT PARIEDAD
output(0) <= input_vec(1) XOR input_vec(2) XOR input_vec(4) XOR input_vec(5);
output(1) <= input_vec(1) XOR input_vec(3) XOR input_vec(4) XOR input_vec(6);
output(3) <= input_vec(2) XOR input_vec(3) XOR input_vec(4);
output(7) <= input_vec(5) XOR input_vec(6);

ClockDiv: SCALE_CLOCK PORT MAP(CLK_50MHz_S => CLK_50MHz_M, RST => RST, CLK_100Hz => CLK_100Hz);
SeriesOut: P2S PORT MAP(clk => CLK_100Hz, din => output, dout =>  Serial_out, reset => RST, load => LOAD_O);

CLK_DIV_O <= CLK_100Hz;
input_vec <= input1 & input2 & input3 & input4 & input5 & input6;
END ARCH;

FPGA2代码运行

Answer 1

你有一个 50MHz 的时钟。
从那以后，您可能决定制作一个不错的 50/50 100Hz 时钟，然后使用它。
那是错误的策略！

你总是想要尽可能多的同步设计。

如果您希望信号以 100Hz 变化，正确的（同步）方法如下：

• 仅对一个50MHz 时钟产生高电平的 100Hz 脉冲。 （例如 P100Hz）
• 在您使用 100Hz 时钟的任何地方回到使用 50MHz 时钟然后在 50MHz 时钟部分使用额外的if P100Hz then

您现在拥有一个以 100Hz 有效运行的同步设计。