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序列和序列项目有什么区别？

[英]What`s the differences between Sequences and Sequence Items?

原文 2020-06-04 09:47:10 6 1 system-verilog/ uvm

主要区别是什么？ 我应该何时选择使用序列以及何时使用序列项？

1 个解决方案

一个序列会生成一系列的 sequence_item，并通过 sequencer 将其发送给驱动程序。 因此，序列的body()方法定义了将要使用的序列项。

另一方面，序列项是驱动程序用来驱动接口的基本事务。

UVM基础教程中的以下图片充分说明了它：

不同的UVM包装方法之间有什么区别？

[英]What are the differences between different UVM packing approaches?

在一个界面中驱动两个不同的序列项

[英]Driving two different sequence items in one interface

queue.size（）和queue.size有什么区别

[英]What's the difference between queue.size() and queue.size

这两个计数器有什么区别？

[英]What is the difference between these 2 counters?

Verilog 中的 == 和 === 有什么区别？

[英]What is the difference between == and === in Verilog?

SVA中的蕴涵（ - >）和## 0有什么区别？

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uvm_sqr_if_base::peek() 和 uvm_sqr_if_base::get_next_item() 有什么区别？

[英]What's the difference between uvm_sqr_if_base::peek() and uvm_sqr_if_base::get_next_item()?

如何同步来自不同UVM代理的两个不相关的UVM序列项？

[英]How to synchronize two unrelated UVM sequence items from different UVM agents?

时钟模块和信号分配之间的相关性是什么

[英]What is correlation between clocking blocks and signal assignment

系统verilog断言中 - >和=>之间有什么区别？

[英]what is the difference between -> and => in system verilog assertions?

暂无

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