用VHDL计算两个8位数字的GCD并在FPGA上实现

Question

要计算两个 8 位数字的 GCD，我使用以下代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;

entity gcd_8bit is
Port (a: in STD_LOGIC_VECTOR(7 downto 0);
      b: in STD_LOGIC_VECTOR(7 downto 0);
      gcd: out STD_LOGIC_VECTOR(7 downto 0));
end gcd_8bit;
architecture Behavioral of gcd_8bit is
begin
process(a,b)
variable av,bv: STD_LOGIC_VECTOR(7 downto 0);
begin
av := a;
bv := b;
while (av/=bv) loop
    if (av<bv) then
        bv := bv-av;
    else
        av := av-bv;
    end if;
end loop;
gcd<=av;
end process;
end Behavioral; 

但这给了我一个错误：

loop condition does not converge after 2000 iterations

我真的不明白错误在哪里，你能帮我解决它吗？

Answer 1

如果a=0 xor b=0 ，您的 while 循环是无限的。 逻辑合成器展开循环。 因此，如果您真的想合成这样的组合 GCD 运算符，您将需要处理a=0和b=0的情况，并确定最大迭代次数（255 次就足够了）。 但结果可能是巨大的。 一个更好的选择是设计一个具有时钟、复位、寄存器的时序机器......在连续的时钟周期中计算 GCD。

无论如何，只是为了好玩，这里有一个组合 GCD 运算符，它应该合成......如果您的目标 FPGA 足够大：

    process(a, b)
        variable av, bv: std_ulogic_vector(7 downto 0);
    begin
        av := a;
        bv := b;
        if av = 0 then
            gcd <= bv;
        else
            gcd <= av;
        end if;
        for i in 1 to 255 loop
            if av = bv then
                gcd <= av;
            elsif av < bv then
                bv := bv - av;
            elsif bv < av then
                av := av - bv;
            end if;
        end loop;
    end process;