Verilog中initial和always块的执行顺序

Question

我是 Verilog 编程的新手，想知道 Verilog 程序是如何执行的。 是所有初始和始终块执行都在时间 t = 0 开始，还是初始块执行开始于时间 t = 0 并且所有始终块在初始块执行之后开始？ 我检查了 Verilog 程序的抽象语法树，所有初始块和始终块都从同一层次结构开始。 非常感谢。

Answer 1

整个设计中的所有initial和 all always块都会创建从时间 0 开始的并发进程。就 LRM 而言，排序是不确定的。 但在执行同一仿真工具的同一版本时，出于调试目的可能是可重复的。 换句话说，永远不要依赖模拟排序来让你的代码正确执行。

Answer 2

Verilog 需要事件驱动的仿真。 因此，所有“always”块和“assign”语句的执行顺序取决于这些事件的流程。 信号更新一个块将导致执行依赖于这些信号的所有其他块。

始终块和初始块之间的区别在于后者在时间 0 无条件执行，并且通常会产生一些初始事件，例如时钟和/或调度重置信号的生成。 因此，从某种意义上说，首先执行初始块，然后其他块对它们产生的事件做出反应。

但是，跨多个初始块或跨初始块没有执行顺序，并且总是由其他初始块强制执行的块。

此外，除了初始块之外，还有其他方法可以生成事件。

Answer 3

在实践中，没有人关心，你也不应该关心。

在实际硬件上，刚上电后的芯片由于供电电路的瞬态状态非常不稳定，因此其初始状态是不可信的。

在实践中确保初始 state 的方法是在初始块中将它们设置为

always @ (event) {
    if(~n_reset) {
        initial_state=0
    } else {
        do_something();
    }
}