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为什么 vhdl 中的进程表现不同？

[英]Why are process in vhdl behaving differently?

原文 2022-09-25 19:24:59 3 0 process/ vhdl/ modelsim

我有一个 memory，我在第一个进程语句中预加载，在第二个进程中，我尝试在剩余的 memory 位置添加其他数据。 我了解流程语句是同时执行的。 波 window 上的结果没有意义。 就像第二个过程只是使 memory 中的所有内容无效。 请帮助我理解这些结果。 此外，当我在同一个流程语句中执行所有操作时，我似乎得到了预期的结果。

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