CPU 中的高速缓存行除了通常的标记、数据和脏+有效位外还包含什么？

Question

我最近一直在研究缓存。 我很好奇缓存行是由什么组成的？

在 CPU 中，这通常具有 L1 数据缓存、L1 指令缓存、L2 数据缓存和末级缓存。

在L1缓存中，每个缓存行都有数据位，数据往往是64字节。 有一个标记字段，用于查找缓存时进行比较，还有一个脏位，用于判断缓存行中的数据是否被修改。

在多核的情况下，需要维护一个MESI缓存一致性协议。

假设有n个core，LLC的每个cache line需要n位来记录这个cache line在哪些cores。

这些都是在课本上学的。 但我很好奇，缓存行是否只包含这些位？

缓存行中是否还有其他位域？

Answer 1

通常有一些用于伪 LRU的位，以帮助更好地选择在必要时驱逐哪一行。 完整的 LRU 会更昂贵但不会更好，因此通常不会这样做，特别是对于 8 路关联或更多的缓存。 （请参阅Why Bit-PLRU is different from LRU ，尤其是 Andreas Abel 对What cache invalidation algorithms are used in actual CPU caches?的回答以及有关 Intel CPU 的一些实用信息。）

自 Ivy Bridge 以来，Intel 在其 L3 缓存中使用了自适应替换策略，但这仍然只是根据某些规则更新每个缓存行的一些位。

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缓存通常受 ECC 保护，尽管有传言称英特尔仅在其 L1d 缓存中使用奇偶校验来降低开销，同时允许高效的未对齐和窄存储，而无需 RMW 周期提交到缓存。 （ 现代 x86 硬件不能将单个字节存储到 memory 吗？ ）

外部缓存可以将整个 64 字节行视为单个 ECC 颗粒以减少开销，因为不需要写入行的一部分。 L1i 是只读的，如果奇偶校验或 ECC 发现问题，可以从其他地方重新获取。 当 L1d 缓存确实使用 ECC 时，4 字节或 8 字节的颗粒是典型的，SECDED（单错误纠正/双错误检测）每 32 位数据颗粒花费 7 位，22% 的开销。 对比 8 位颗粒（4 个 ECC 位）的 50%。 64 位颗粒进一步减少了开销。

让缓存使用 ECC 会产生开销，但许多单元会保存某些数据的唯一副本，并以最低电压运行； go 有什么错？

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像lock cmpxchg [rdi], eax这样的原子 RMW 操作将在所涉及的行上获取“缓存锁”，除非该操作跨缓存行拆分，在这种情况下它需要全局锁定 memory。“缓存锁”意味着该行不会t 回复 MESI 共享它的请求，直到另一个 uop“解锁”该行，因此它在原子 RMW 期间保持独占。 从任何其他核心的 PoV 来看，该行上的操作是原子的。 （而且它也是一个完整的 memory 屏障，因此与弱序 ISA 不同，无法观察到任何棘手的东西。）
跟踪线路是否锁定可能涉及额外的元数据。 或者，如果一次只能锁定一条线路，则可能只需要一个“寄存器”来跟踪当前锁定的线路（如果有的话）。 这可能比 L1d 的每一行中的一点更有意义，所以没关系！

说到MESI ，一行需要跟踪其 MESIF 或 MOESI state ，而不仅仅是脏/有效，除非这是一个单处理器系统，因此缓存不需要与任何其他处理器保持一致。 对于经典的 MESI，包括 Invalid 在内的 4 个状态，您的2 bits for Valid + Dirty bits 已经足够了。 但是 Intel MESIF / AMD MOESI 引入了一个额外的 state，这可能需要额外的一点。 （ Intel 和 AMD 使用哪种缓存一致性协议？建议跟踪“转发的”state 实际上可能不需要额外的位，至少在 L1d / L2 中不需要。另请参阅现代 x86 CPU 使用的缓存一致性解决方案？ ）。

您的书还展示了使用额外的 L3 元数据来跟踪哪个内核可能有该行的副本。 如果缓存到缓存的传输必须 go 通过或至少更新 L3 以便保持同步，则只有一个人可以拥有修改后的副本。 对于发送无效，是的，它可以帮助过滤哪些核心可能有该行的副本，而不是广播到所有核心。

Snoop 过滤器可以与 L3 标签分开构建，因此您不受 L3 关联性的限制，即每个内核上的 L2 / L1d 缓存可以缓存哪些行集。 （Skylake-Xeon 和后来的处理器做到了这一点，具有 1MiB L2 缓存和每个内核的总 L3 大小仅为 1.3M，但不再像英特尔自第一代 i7 Nehalem 以来所做的那样具有包容性。即使是当前一代的“客户端”CPU来自 Intel，非 Xeon，据我所知仍然使用包含 L3 环形总线，而不是 Xeon Scalable 中的网状互连。请参阅上面的缓存一致性链接。）

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没有别的想到，但如果有什么我没有想到的，我不会感到惊讶。

我认为 PCID（进程上下文 ID）只是用于 TLB 条目，因为缓存本质上是物理寻址的。 （VIPT 只是一种速度提升，因为英特尔使他们的 L1 缓存具有足够的关联性，以至于如果操作系统不需要进行页面着色，则同义词和同义词都是不可能的。）

在 Pentium 4 CPU 中，当超线程刚出现时，有一种模式，其中单独的超线程不共享 L1d 缓存中的相同行，因此它们被标记为核心 ID #。 （一点）。 这基本上是一个回退，以防出现设计错误，两个内核如何共享同一条线，通过微代码更新启用，但我认为当前的 CPU 没有那个。 请参阅什么将用于线程之间的数据交换中的“共享模式”，这些线程正在使用 HT 在一个核心上执行？ - 当前的 CPU 只支持“共享模式”，而不是慢速模式，在这种模式下，它们不能同时访问同一地址的热缓存行。

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可选附加功能

在 Intel Haswell/Skylake 上，可能有一些额外的位来跟踪 L1d 中的 TSX 事务状态（2 位：读集和写集） ，或者这可能是一个可以轻松扫描的单独结构。 事务期间的新数据必须在某处为 go，事实证明英特尔选择了 L1d 和 L2。 （ https://www.realworldtech.com/haswell-tm-alt/在知道缓存是机制而不是内存顺序缓冲区之前讨论了两种选择。https://www.realworldtech.com/haswell- tm/3/提到了涉及的标记位）。 我想写入的缓存行可能必须在事务开始之前至少写回（清理）到 L2，因此在中止时写入设置的行可能会失效，但我没有重新检查那些文章。

L1i 缓存可能会标记指令边界——某些 CPU（尤其是 AMD）会这样做，尤其是在引入 uop 缓存之前。 大多数 x86 机器代码没有重叠指令，例如向后跳转到先前执行的指令的中间。 因此，与其在每次提取时都进行预解码重做这项工作，不如将其保留在 L1i 中。

一些 AMD CPU 使用微标签进行方式预测，即与每个缓存行关联的额外位。 这在一般情况下可以节省功率。