来自 vhdl 的错误操作数类型“std_ulogic”和“字符串（1 到 1）”

Question

我在第 13 行和第 27 行的代码中有这个错误，在 vhdl 上，有人知道哪里出了问题吗？

LIBRARY IEEE;
USE ieee.std_logic_1164.all;

entity POLI is 
    port(A,B: in std_logic_vector(2 downto 0);
         x,y: in std_logic;
         S: out std_logic_vector(6 downto 0));
end POLI;

architecture codigo of POLI is
    begin
        process(x) begin
            if (x="1") then
                S(0)<=((A(0)and(not A(1))and A(2))or((not A(0))and A(1)and A(2)));
                S(1)<=((not A(0))and A(1)and (not A(2)));
                S(2)<=((not A(0))and (not A(2)));
                S(3)<=(((not A(0))and (not A(1))and (not A(2)))or ((not A(0))and A(1)and A(2)));
                S(4)<=(A(0)and (not A(1))and (not A(2)));
                S(5)<=(A(0)and (not A(1))and (not A(2)));
                S(6)<=(((not A(0))and A(1))or((not A(0))and A(2)));
            else
                S<="0000000";
            end if;
        end process;

        process(y) begin
            if (y="1") then
                S(1)<=(((not B(0))and (not B(2)))or((not b(0))and(not B(1))));
                S(2)<=((not B(0))and(not B(2)));
                S(4)<=(((not B(1))and B(0))or((not B(1))and B(2)));
                S(5)<=(B(0)and(not B(1)));
                S(6)<=(((not B(0))and B(1)));
             else
                S<="-------";
            end if;
        end process;
end codigo;

我在其他电脑和编译器上试过，都遇到了同样的问题

Answer 1

你有if x="1" then and if y = "1" then ""在 VHDL 中表示字符串（或位串文字） x和y都是std_logic ，因此不是数组类型。 在这种情况下，您应该使用' ，因为这是std_logic用于其值的字符引用。

因此你应该写。

if x = '1' then
....
if y = '1' then