获取 VHDL 中实数的 IEEE-754 单精度表示

Question

我想将一个实数转换为他的位表示，在 VHDL TB 中使用符号、指数和尾数字段用于测试目的（作为 32 位的 STD_LOGIC_VECTOR）。 有没有办法直接在 VHDL 中将实数转换为这种表示形式？

我知道在 C 中可以使用结构来实现它，但我不知道在 VHDL 中是否可行。

谢谢你。

编辑：

我找到了这个解决方案：

https://www.edaplayground.com/x/gQiN

但是合成器抛出这个错误：

[XSIM 43-4187] 文件“/proj/xbuilds/2021.2_INT_0504_1926/installs/all_platforms/Vivado/2021.2/data/vhdl/src/ieee_2008/float_pkg.vhdl”第 45 行：不支持“Vhdl 2008 Package 实例化声明”尚未进行模拟。

然后，我认为最好的解决方案是构建一个 VHDL function，将实数转换为其 IEEE-754 位表示形式。

Answer 1

标准 VHDL-2008 的第 5.2.5.2 章说：

唯一预定义的浮点类型是 REAL 类型。 REAL 的范围取决于主机，但它保证是所选表示所允许的最大范围。

但是，包IEEE.float_pkg的功能在 G.5.4.3 章中有描述，包括以下功能：

To_slv输入：arg（浮点数）。 将浮点数转换为相同长度的 std_logic_vector。

To_std_logic_vector的别名。

To_stdlogicvector的别名。

To_sulv输入：arg（浮点数）。 将浮点数转换为相同长度的 std_ulogic_vector。

To_std_ulogic_vector的别名。

To_stdulogicvector的别名。

Answer 2

最后，我创建了这个 VHDL function 将实数转换为他的 IEEE-754 integer 表示：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;


-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
use IEEE.NUMERIC_STD.ALL;
use ieee.math_real.all;

package Help is

    type t_vector is array (natural range <>) of integer;
    type data_t   is array (natural range <>, natural range <>) of real;
    
    function float_2_slv 
    (
        num : real := 0.0
    )
    return std_logic_vector;
    
end package Help;

package body Help is
    ----------------------------------------------------------------------------------------------------
    function  float_2_slv 
    (
        num : real := 0.0
    ) 
    return std_logic_vector is
    
        constant bits_exponent : integer := 8;
        constant bits_mantissa : integer := 23;
        
        variable abs_num : real;
        variable sign : std_logic;
        variable exponent : real;
        variable exponent_norm : std_logic_vector(bits_exponent-1 downto 0);
        variable mantissa : real;
        variable mantissa_norm : std_logic_vector(bits_mantissa - 1 downto 0);
        variable quotient : real;
        
        variable slv  : std_logic_vector(31 downto 0);
        
    begin
        
        sign := '0';
        abs_num := abs(num);
        if num < 0.0 then
            sign := '1';
        end if;
        
        exponent := floor(log2(abs_num));
        quotient := 2.0 ** exponent;
        mantissa := abs_num / quotient;
        
        exponent_norm := std_logic_vector(to_unsigned(natural(127.0+exponent), bits_exponent));
        mantissa_norm := std_logic_vector(to_signed(natural(round(mantissa*(2.0**(bits_mantissa)))), bits_mantissa));
    
        slv := sign & exponent_norm & mantissa_norm;
    
        return slv;
    end;

end package body Help;

如果需要在 Vitis 中将浮点数转换为 IEEE-754 integer，则可以像 C 那样进行：

uint32_t get_IEEE754(float d)
{
    uint32_t bits;
    memcpy(&bits, &d, sizeof(d));
    return bits;
}