低通 FIR 滤波器

Question

我被指派制作低通冷杉滤波器。 这是分配问我的：

编写一个用作低通 FIR 滤波器的模块。 输入和 output 信号应该是 16 位的并且有符号。 添加一个采样时钟输入和另一个更快的时钟以保持运行。 通过在输入端生成方波信号并观察 output 信号来测试仿真中的操作。 在演示文稿中展示您的实施和模拟结果。

这就是我当前的代码：

module Fir_filter(
    input clk, //ura
    input rst, //reset if high
    input signed [15:0] vhodni_signal, //16 bitni predznačen vhodni signal
    output signed [15:0] izhodni_signal, // izhod signal, kateri bo tudi rezultat
    );
    reg signed [35:0] vmesni_rezultati; // pomnožen vhod + signal
    wire  signed [19:0] A[0:8]; // register namenjen koeficientom
    reg signed [8:0] rezultat;
    reg signed [15:0] vhodni_signal_shiftan;
    
        assign A0 = -62;
        assign A1 = 396;
        assign A2 = 5020;
        assign A3 = 14346;
        assign A4 = 19660;
        assign A5 = 14346;
        assign A6 = 5020;
        assign A7 = 396;
        assign A8 = -62;

    always @(posedge clk)
    begin
       vmesni_rezultati = A0 * vhodni_signal[0] + A1 * vhodni_signal[1] + A2 * vhodni_signal[2] + A3 * vhodni_signal[3] + A4 * vhodni_signal[4] + A5 * vhodni_signal[5] + A6 * vhodni_signal[6] + A7 * vhodni_signal[7] + A8 * vhodni_signal[8];
        rezultat[0] = vmesni_rezultati[31:16];
    
         
        end
    
     endmodule

请记住，分配 A0-A8 显然适用于冷杉系数。 我确实使用冷杉过滤器计算器来获得这些数字。 数字乘以 65536 并四舍五入

那么我的问题是什么。 我将输入信号乘以系数并将其存储在 rezultat 中。 现在我必须再做 8 次才能将整个输入信号相乘。（在我的逻辑中，我目前只做了 1 个样本。）我不知道如何获取输入信号的下一个样本并将其与系数相乘。 如果有人能帮我一个大忙，我会问你是否可以编写模拟代码。

我正在使用 vivado 2021.1-Verliog 语言。

我已经在上一个问题中报告过了。

Answer 1

发布的代码试图乘以一个样本*系数的各个位。
这不是 FIR 的工作方式。
FIR 将整个样本乘以一个系数，然后将另一个整个样本乘以一个不同的系数，然后将乘积相加。

该设计需要一个 9 采样移位寄存器来实现 9 个 FIR 延迟/抽头。
每个抽头都乘以一个系数，所有乘积相加形成 output。

module Fir_filter(
  input  clk,
  input  rst, 
  input      signed [15:0] input_sample,
  output reg signed [35:0] filter_output
);

  reg signed [15:0] filter_taps[8:0];

  reg signed [15:0] A0,A1,A2,A3,A4,A5,A6,A7,A8;
  
  assign A0 = -62;
  assign A1 = 396;
  assign A2 = 5020;
  assign A3 = 14346;
  assign A4 = 19660;
  assign A5 = 14346;
  assign A6 = 5020;
  assign A7 = 396;
  assign A8 = -62;

integer i;
always @(posedge clk)
  if(rst) 

    for(i = 0;i < 9;i=i+1) 
      filter_taps[i] <= 0;

  end
  else begin :sync_proc_block

    // input drives first tap
    filter_taps[0] <= input_sample;

    // shift reg
    for(i = 1; i < 9; i=i+1) 
      filter_taps[i] <= filter_taps[i - 1];
        
  end :sync_proc_block

always @ (*) 
  filter_output =
    A0 * filter_taps[0] +
      A1 * filter_taps[1] +
        A2 * filter_taps[2] +
          A3 * filter_taps[3] +
            A4 * filter_taps[4] +
              A5 * filter_taps[5] +
                A6 * filter_taps[6] +
                  A7 * filter_taps[7] +
                    A8 * filter_taps[8];

endmodule

有关如何编写基本测试平台的信息，请参阅此答案。
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