在verilog或systemverilog中将2x时钟中的数据转换为1x时钟

Question

我正在验证。 我目前面临一个转换以2x时钟传输到一个单元的数据的问题。

对于132位的信号，它以2x时钟作为66位总线传输。

再次接收时，所有时钟转换将从2x转换为1x，以返回信号的所有132位。

有人可以帮我怎么做吗？

非常感谢。

Answer 1

由于该问题被标记为verilog和system-verilog我认为需要使用Verilog模块进行转换。

假设输入和输出时钟是同步的，下面是代码（未经充分测试，可能需要一些调整）：

module conv_2x_to_1x (rst, clk_in, data_in, clk_out, data_out);

parameter IN_WIDTH = 66;
input wire rst, clk_in, clk_out;
input wire [IN_WIDTH-1:0] data_in;
output reg [2*IN_WIDTH-1:0] data_out;

localparam LOWER_HALF = 0, UPPER_HALF = 1;
reg [2*IN_WIDTH-1:0] data_tmp;
reg half;

always @(posedge clk_in or posedge rst)
  if (rst) begin
    data_tmp <= {2*IN_WIDTH {1'b0}};
    half <= LOWER_HALF;
  end else if (half == LOWER_HALF) begin
    data_tmp [IN_WIDTH-1:0] <= data_in;
    half <= UPPER_HALF;
  end else begin
    data_tmp [2*IN_WIDTH-1:IN_WIDTH] <= data_in;
    half <= LOWER_HALF;
  end

always @(posedge clk_out or posedge rst)
  data_out <= rst ? {2*IN_WIDTH {1'b0}} : data_tmp;

endmodule

我对此刺激进行了测试：

module test;

reg rst;
reg [1:0] clk;
reg [65:0] data_in;
wire [131:0] data_out;

conv_2x_to_1x conv_2x_to_1x (rst, clk[0], data_in, clk[1], data_out);

always #5 clk = clk + 2'b01;

initial begin
  $monitor ("%3t: %1b, %2b, %66h, %66h %66h", $time, rst, clk, data_in,
            data_out [131:66], data_out [65:0]);
  clk = 2'b00;
  #2 rst = 1'b1;
  @ (negedge clk [0]) #2 begin
    rst = 1'b0;
    data_in = 66'h2d_eadbe_efcaf_ebabe;
  end
  @ (negedge clk [0]) #2 data_in = 66'h1b_adc0f_fedea_dc0de;
  @ (negedge clk [0]) #2 data_in = 66'h3c_afeba_bedea_dbeef;
  @ (negedge clk [0]) #2 data_in = 66'h0d_eadc0_debad_c0ffe;
  #12 $finish;
end

endmodule

如果输入和输出时钟不同步，我想您将需要在输入时钟域中切换一个标志信号，该信号必须与输出时钟域进行双重同步并传递给输出逻辑。 当输出侧逻辑检测到切换时，它可以读取data_out并将必须设置另一个标志信号，该标志信号必须进行双重同步并传递到输入侧逻辑。 在输入逻辑看到第二个标志切换之前，我认为它不应更改data_in 。

Answer 2

通常的方法是您有一个132位双端口寄存器。 在您的1x时钟域中有一个端口，在您的2x时钟域中有另一个端口。 由于一个是只读而一个是只写，因此您可以像普通寄存器一样来描述它。 但是，尤其是在不同的时钟域之间进行迁移非常棘手。 因为亚稳。 要解决此问题，您必须添加另一级触发器（即另一个寄存器）。

我的回答不是很具体和很详细，但是由于这个事实，您的问题很不确定/很广泛。

Answer 3

这是有关时钟域交叉技术的出色论文。