标签[asic]

专用集成电路(ASIC)是为特定应用定制的集成电路,而不是通用IC。

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如何计算ASIC的HTOL或高温工作寿命? [关闭]

已关闭 。 这个问题需要细节或说明 。 它当前不接受答案。 想改善这个问题吗 添加详细信息并通过编辑此帖子来澄清问题。 天前关闭。 ASIC芯片需要在短时间内进行测试,以确保质量和可靠性。 为了做到这
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如何从APB协议的从站生成PREADY信号?

我正在设计AMBA APB从站。 设计中用于AMBA APB的所有信号都是从主端正确生成的,但是从机应在哪种情况下生成PREADY信号 PENABLE,PSEL,PADDR和PDATA可通过主机获得。
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antminer L3 +发送工作并获得回复

我现在正在玩一个老的反击者L ,我想看看我是否可以使用node.js向它发送数据并从中获取结果。 我在网上找不到关于如何向其发送数据的任何教程以及数据需要采用的格式。此外,我想知道如何从中获取已接受的
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在OVS上应用我自己的数据包处理算法

如果我实现自己的Open vSwitch数据包调度算法和测试,我该怎么办 我有使用P 语言吗 或者我需要编辑OVS代码吗
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设置初始值时对记录类型信号的部分分配

是否可以在初始化时对记录类型进行部分分配 就像是: 如果信号分配正常,我可以这样做: 然而,当初始化信号或常数时,这是不可能的。 对我来说,看起来在设置初始值时必须分配所有记录成员,或者根本不分配。
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如何定义记录类型的默认值

是否可以为记录类型或任何用户定义的类型定义默认值 类似于 伪VHDL : 要么 编辑:将glarp从类型更改为子类型定义。
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如何从台积电65nm标准单元库生成.db文件?

我之前一直在使用台积电 nm标准单元库,这是其目录结构: 在synopsys目录中,操作如下: 文件slow.db用于在Design Compiler中合成RTL Verilog。 现在,我得到了一个
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设计编译器综合过程[check_design]命令

在设计编译器的综合过程中,我使用了以下命令: 报告设计中联合国映射的单元格警告,并且报告了许多单元格。 在设计中有联合国映射的单元格或联合国映射的寄存器时会有什么风险
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如何将初始值分配给输入reg:设计编​​译器删除分配

我是ASIC设计的新手。 我有一个设计,例如两个输入a,b。 我正在使用以下代码初始化这两个信号。 但是Design编译器会生成警告,指出寄存器 a 是一个常量,将被删除。 当我尝试进行合成后仿真时,
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LEC的常见支持是什么?

我一直在阅读有关LEC工具 Cadence随形工具 的信息,在用户指南中,他们说,不等价的点是基于常见的支持进行分组的。 没有解释什么是支撑或普通支撑。 有人可以解释一下他们是什么吗 还提到了DFF支
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如何使用DesignWare库在Design Compiler中合成浮点MAC

我想评估半精度浮点乘法累加器。 因此,我决定在DesignWare库中使用DW fp mac verilog 。 但是,编译时会出现一些错误。 以下是我的.tcl文件。 我使用OSU 俄克拉荷马州立大
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有关Synopsys形式失败模式的问题

我正在尝试学习synopsys进行形式检查的形式。 我坚持这个ppt: 让我感到困惑的是:a 这些列 读为 或 是什么意思 b 为什么此示例显示 扫描使能信号,当其值为 时会使验证失败 谢谢。
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枚举状态的字面减速是否可以确保无故障状态机?

状态机的枚举状态字面减速度是否可以确保无故障行为,就像为状态分配以下顺序一样
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设计编译器中的balance_buffer问题

当我运行Design Compiler进行综合时,发现一条警告,提示 Design XXXXXX包含xxxx高扇出网... TIM 。 日志还显示这些高扇出网络之一是 clk gate rd ptr
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如何在Chisel中用ASIC单元替换组合存储器

我正在尝试对Chisel编写的Rocket处理器进行ASIC综合。 它会自动生成 .conf和 .behave srams.v文件。 因此,我可以轻松地用ASIC SRAM替换SeqMem。 但是,对
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工艺和“香草” VHDL之间的区别

我正在练习VHDL,并且对不需要过程的 简单 语句有一个基本问题。 我想知道两者之间的区别 该语句不在流程内部,只是在架构开始后编写的,并且 这些结果会产生相同的结果吗 泰:
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为什么以下时钟乘法Verilog代码对我不起作用?

我正在尝试生成系统时钟的 时钟。 因此,我决定从系统clk生成一个 x时钟,然后从该时钟生成 x时钟。 现在,我只能生成 倍时钟。 我这样做是通过计算系统时钟的时间周期,然后在该周期的 处切换 x时钟
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使用SystemVerilog读取文件中的可变长度字符串

假设我有可变长度的字符串,如下所示: 如何使用文件操作在SystemVerilog或Verilog中阅读。 当文本长度固定时,我会阅读
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如何在最新的tetramax ATPG版本的verilog formate中编写ATPG模式?

在旧版本的tetramax ATPG中,我们使用了: 但目前它在Tetramax中不支持。 如何编写与之等效的脚本以生成完全相同的模式文件。 格式应为Verilog,而不是WGL或STIL或其他格式。
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我在Verilog中遇到“尺寸不匹配错误”

N 和N 的值为 。我收到错误消息 端口连接大小不匹配 data out 。正式端口大小为 位,而实际信号大小为 位 我已将data out端口的大小设置为 位,但它仍显示信号大小为 位。