标签[fpga]

现场可编程门阵列(FPGA)是由客户在制造后配置的芯片,因此称为“现场可编程”。

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如何编写Verilog以强制yosys / nextpnr输出手动设计的逻辑磁贴

我想创建一个非常紧凑的并行串行移位寄存器。 我已经手动设计了一个逻辑块。 我希望yosys nextpnr仅在此图块和io引脚之间进行路由。 我已经设计了使用yosys原语的代码,但是nextpnr无
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如何将JAVA编程用于FPGA接口

我想使用Java应用程序与FPGA外设进行交互。 Q 。 是否可以直接在FPGA上运行Java代码 Q 。 为此需要哪种驱动程序或软件包 Q 。 我是否需要JNI做到这一点,或者可以直接在FPGA上实
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为什么FPGA中的乘法器是9x9和18x18位?

FPGA中的许多乘法器是 x 和 x 位,这不是最有效的位字宽度。 这样选择的原因是什么
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Makefile:44:目标'get_mvcmd'的配方失败make:*** [get_mvcmd]错误1

我正在关注http: www.fpgadeveloper.com setting up the pynq z for the intel movidius neural compute stick.h
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微火的实施后功能仿真工作流程是什么?

我正在研究Vivado . ,我想运行我项目的实施后功能仿真。 我的设计使用微火 ddr 自定义IP ... 来管理FPGA中的数据交换。 这些是遵循的步骤: 行为模拟 合成 实作 比特流生成 五金出
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如何使FPGA在七段显示器上显示多(四)位?

我有一个带有可附加键盘的Nexys DDR FPGA。 FPGA应该在 段显示器上最多显示 个键盘按键,此后的任何按键都将取代最早的按键。 我有显示单个按键的代码,但不确定如何修改代码以在其他 段显示
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数字系统问题简介[待定]

我遇到了一系列有关我所坚持的数字系统课程的理论问题。 如果任何人都可以回答以下任何一个问题,将不胜感激。 FPGA芯片中使用哪种加法器电路设计方法,为什么 简要描述CMOS逻辑电路与仅NMOS或仅PM
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当共享内存从RISC V多核处理器的2个核中获得2个写请求时,共享存储器会做什么?

我只是在做一个项目 设计基于RISC V ISA的双核处理器,没有流水线,没有私有或共享缓存,而 个核共享一个数据存储器 。 我已经设计了RISC V单核处理器,并且可以正常工作。 有一些我不明白的地
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vhdl位截断展位乘法器

我当时在vhdl中实现了一个展位乘法器,但是位截断有一些问题。 https: i.stack.imgur.com rH E.jpg 我需要描述这个基本单元。 add sub和mux在 位上工作,因此p
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VHDL中的棋步生成

我目前正在使用VHDL在两个人之间进行国际象棋游戏的编码。 为了对板进行编码,我使用了 个 x 锁存器,其中 个锁存器用于对一个正方形的块进行编码。 我现在正在集思广益,以设计一个模块,该模块将在给定
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VHDL-数据转移

我的问题是关于VHDL。 每个时钟周期有 位数据。 我正在尝试将第一个时钟周期的所有 位与第二个周期的前 位连接起来,然后将第二个时钟周期的最后 位与第三个周期的所有 位连接起来,依此类推。 我正在尝
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Verilog:在矢量中分配一根高线,在低位上休息?

在FPGA上,而不是使用寄存器,例如 但是有没有办法仅使用NET来实现SAME功能 例如 如果答案很明显,请问...。但是在我的ACTUAL Verilog中,数据的宽度可以为 位,并且可以使用 位或
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VHDL在if语句中更改并保持信号

我是VHDL的新手,我有一个专案要做。 基本上,我的目标是显示 个数字,并在开关的帮助下减去并添加它们。 在FPGA板上 例如:假设我有一个信号A,其值为 ,而B为 ,则每当我打开开关时,它将操作AB
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如何使用TCL在Model-sim 10.5c的DO文件中编写线程应用程序?

在此处输入图像描述 我有一个FPGA逻辑,其中包含Logic A和Logic B功能。 我需要在DO文件 TCL 中创建两个线程,以将数据驱动到FPGA输入。 线程 :FPGA输入。 线程 :当A I
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系统verilog:逐个字节地遍历向量的fsm…是否可以在不产生大量额外状态的情况下实现?

系统verilog:逐字节遍历向量的fsm ....是否可以在不产生大量额外状态的情况下实现 我想在这种状态下停留一个时钟,然后进入类似的编码状态 然后遍历更多的矢量数据。当然,必须有某种方法可以做到
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带有32位数据输入的Usart

我正在尝试通过端口rs 将fpga与机器人rv m mitsubishi 连接,但是要连接它们,我需要输入 位数据,但该端口只接收一个条目
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错误(10558):小键盘上的VHDL错误。vhd(53):无法将模式“输出”的形式端口“代码”与表达式关联

错误 :小键盘上的VHDL错误。vhd :使用了对象 代码 ,但未声明 错误 :小键盘上的VHDL错误。vhd :无法将模式 出 的形式端口 代码 与表达式关联 首先,对不起我的英语不好。 我正在编写
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RedPitaya你好世界挂板

我为RedPitaya FPGA测试了一个简单的 hello world 应用程序: RedPitayaHelloWorldVHDL 。 它需要一个来自PACKAGE PIN U 和U 的时钟,按频率
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VHDL代码中的语法错误在哪里?

我在vhdl中编写一个方波发生器,只是感到困惑,为什么我的LUT声明中出现语法错误 第 行 。 我已经花了数小时试图通过注释出certian代码片段并包含不同的内容来发现我的错误,但这始终是相同的错误
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标量CPU,矢量GPU,矩阵AI,空间FPGA

...体系结构的广度涵盖标量 CPU ,矢量 GPU ,矩阵 AI 和空间 FPGA 我还没有听说过将CPU与GPU分别描述为标量与矢量。 此外,AI被描述为一种架构 是的,对于ML来说肯定需要大矩阵

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