标签[verilog]

Verilog是用于对电子系统建模的硬件描述语言(HDL)。 它最常用于数字逻辑芯片的设计,验证和实现。

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如何编写Verilog以强制yosys / nextpnr输出手动设计的逻辑磁贴

我想创建一个非常紧凑的并行串行移位寄存器。 我已经手动设计了一个逻辑块。 我希望yosys nextpnr仅在此图块和io引脚之间进行路由。 我已经设计了使用yosys原语的代码,但是nextpnr无
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如何将ASCII码转换为Verilog语言中的字符

我一直在研究,但搜索似乎无济于事。 描述起来可能太简单了,但是在这里,我挠头...任何帮助将不胜感激。
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boost :: spir挂起/崩溃于qi解析

Kinda卡住了 让这个解析器在尝试读取verilog文件的一部分时除了无止境的循环外不执行任何其他操作。 希望您能看到一些明显的错误,表明我做错了。 我试过让module stmt包含module
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Verilog代码可将流数据存储到内存的不同部分

我正在尝试编写可存储流数据的可综合Verilog代码。 例如, 将在时钟正沿将TDATA上的任何内容存储到寄存器 。 假设TDATA将在每个时钟周期传输 位数据,并且我已声明reg : registe
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运行模拟时,vivado [12-4473]和USF-XSim-62错误消息

Verilog错误 运行模拟时,vivado 和USF XSim 错误消息 USF XSim 编译 步骤失败,并出现错误。 请检查Tcl控制台输出或 C: Users Yehanrulzs Deskt
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比较无法正常运行-Verilog

我是Verilog的新手,但是我试图构建一个模块,该模块接受两个 位输入并根据比较信号进行运算,计算某个表达式并发送一个true 值,如果该表达式被评估为true,则选择输出。 这是我的源代码: 终端
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Verilog中1和1'b1之间的差异

在verilog代码中仅给出 和给出 b 有什么区别
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为什么我的输出信号总是出错?

我编写了一个简单的Verilog代码,用于计算 个向量之间的内积。 我不明白为什么,但是模块输出出现错误 红色信号。 result变量可能存在一些问题。 有人知道我在想什么吗 代码 考试
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Verilog测试平台:我编写了4位完整的加法器/减法器代码。 我已经使用了结构建模。 我在测试台上遇到问题

testbench.v: :错误:未知模块类型:add sub 制作期间出错。 这些模块丢失:add sub 被引用了 次。 以上是我得到的错误。 我已经编写了完整的加法器代码,并在添加 子代码中将其
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For循环等效RTL描述

从软件背景来看,我仍然很难想到硬件。 RTL语言 VHDL或Verilog 中的for循环相当于什么 我想我需要一个寄存器来建立一个计数器,以及一个用于分支的多路复用器,是吗
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如何在verillog中添加第二个七段显示? [关闭]

已关闭 。 这个问题需要更加集中 。 它当前不接受答案。 想改善这个问题吗 更新问题,使其仅通过编辑此帖子来关注一个问题。 小时前关闭。 我已经实现了一个。 如何添加第二个 我正在使用Nexys 开发
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逻辑网“ xxx”同时具有活动和三态驱动器

我有一个包含由三态缓冲区和活动缓冲区驱动的网络的设计,因此出现以下错误: 逻辑网 xxx 同时具有活动和三态驱动器 请有人告诉我如何删除其中一个驱动程序。 我在工作女巫晶格钻石 谢谢
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嗨,我正在尝试使用Verilog实现硬件的5级流水线16 * 16位矩阵乘法

因此,对于所有阶段,我基本上都是在尝试实现这一点, 我知道为什么会出错: 无法直接分配给内存reg state 无法直接分配给内存reg state 无法直接分配给内存reg state 无法直接分配
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在SystemVerilog中的for循环中使用总线的正确方法?

我正在尝试在SystemVerilog中创建一个模块,该模块可以找到两个向量之间的点积,最多 个 位值。 我试图使其灵活地适用于不同长度的向量,所以我有一个称为EN的输入,该输入为 位,并确定要执行的
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为什么时钟块没有阻塞?

使用时钟块作为阻塞语句在接口信号上进行背靠背分配,但未按预期工作。 对于以下代码,我希望设置为 ,但未设置 结果: 在时间 :设置为 然后在不等待时钟块的情况下,在时间戳记 ,移至下一条语句以将其设置
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在使用posege时如何使用组合逻辑?

我是Verilog的初学者,我试图让逻辑出现在每个时钟正沿。 但是,在同一块中,我需要组合逻辑,因为我正在使用for循环并在for循环中更改寄存器的值。 当前,该寄存器的值始终显示为X。是否有办法在顺
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枚举可以在systemverilog中输出吗?

在verilog中,我可以执行以下操作: 但是在systemverilog中,这将产生错误,因为我两次声明了state, next state : 我想我可以将输出端口重命名为state out, n
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Verilog HDL语法错误10170,显示“附近文本:开始;期望<=或=

这个Verilog代码应该确定数字序列是否按升序排序,但是我在代码的第 行使用begin关键字不断遇到错误,我们将不胜感激 我想相信这与嵌套循环过多有关。 我认为由于问题涉及排序,所以我会用Java编
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当共享内存从RISC V多核处理器的2个核中获得2个写请求时,共享存储器会做什么?

我只是在做一个项目 设计基于RISC V ISA的双核处理器,没有流水线,没有私有或共享缓存,而 个核共享一个数据存储器 。 我已经设计了RISC V单核处理器,并且可以正常工作。 有一些我不明白的地
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如何将计数器的值初始化为先前计算的值

嗨,我是Verilog的新手,我正在尝试将计数器的初始值设置为先前计算的值 非零 ,然后使用下面的代码在每个正时钟沿将其递增。 第一部分采用变量frq并将其传递到函数 未显示 中,并计算两个值phas

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