标签[yosys]

Yosys是用于(Verilog)HDL合成和形式验证的开源框架。 使用脚本和C ++扩展API可以高度自定义。

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如何编写Verilog以强制yosys / nextpnr输出手动设计的逻辑磁贴

我想创建一个非常紧凑的并行串行移位寄存器。 我已经手动设计了一个逻辑块。 我希望yosys nextpnr仅在此图块和io引脚之间进行路由。 我已经设计了使用yosys原语的代码,但是nextpnr无
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yosys综合-for循环中的语法错误

我正在尝试综合使用很多for循环的verilog代码。 但是,由于使用for循环,出现语法错误。 以以下代码为例: 我尝试使用iverilog和verilator编译代码,并且两者都编译没有错误,但是
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Yosys和Synplify兼容元素

我想编写可以使用yosys 首选 或使用Synplify 例如,需要来自Lattice的加密IP 的Lattice Radiant工具链进行综合的Verilog。 两种工具中的大多数硬单元 如PLL
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仅在一个总是块中分配的多个冲突驱动程序

作为一个学习项目,我正在Verilog中开发一个简单的视频信号计时模块。 我从较早的研究中了解到,每个reg应该仅从一个always块分配,因此我将系统分为两个状态机块,然后一个块用于填充输出寄存器,
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在foreach循环中通过chparam更改参数后找不到子模块

我正在尝试为参数的不同值合成模块。 我正在tcl中的foreach循环中更改参数,并使用hierarchy命令中的 chparam标记将更新后的参数传递给顶部模块。 它适用于循环的第一次迭代。 但是,
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寄存器到门级Verilog的映射

我正在使用Yosys通过映射到Liberty文件中的单元来合成AES内核以门级Verilog。 有没有一种方法可以报告寄存器和内存实例从RTL到门级实例 引脚 网络的映射 这是我的版本:
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解决问题导致崩溃/问题

我有一个相当简单的顺序问题,我正在尝试使用symbiyosys中的 模式证明 来正式证明我正在使用 aiger suprove 作为引擎,并遇到以下崩溃: 使用具有完全相同的脚本和设计的 abc pd
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有没有办法用Yosys获取Verilog模块的默认参数值

我正在尝试使用Yosys命令外壳获取Verilog模块的默认参数值。 有什么办法吗 另外,解析 write ilang 命令输出文件是否是一个好主意,或者其格式在不久的将来会发生巨大变化 尝试在ila
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具有多个多位寄存器的顺序等效

极其简单的顺序逻辑等效测试用例: 接着: 使用yosys脚本: 我可以进行对等比赛,一切都很好。 但是,如果我更改两种设计, 替换为: 我得到了一个非对等的东西。 但是,如果我使用以下方法,则可以通过
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Yosys:如何在fsm_recode传递期间正确地向fsm添加状态和转换?

我正在尝试通过向状态机添加冗余状态和转换来在Yosys中实现容错编码。 我首先尝试做的是在状态信号中添加额外的位,从而增加状态位的数量并将fsm data.state bits设置为该新数字。 之后,
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细分错误:使用yosys编译时为11

我正在尝试实现一个Verilog模块,该模块使用Yosys SB SPRAM KA块写入莱迪思UP K SPRAM硬件内核。 请注意,关于此黑匣子块的用法,很少或没有文档 示例。 主要目的是在音频数字
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使用YOSYS进行表征

有什么方法可以使用YOSYS来获得映射电路的面积,能耗或时间延迟吗 这是我的综合脚本:
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如何删除自动生成的YOSYS注释?

当我使用YOSYS合成我的Verilog代码时,生成的网表包含如下注释: src counter.v: 。 我想获取没有这些注释的网表文件。 这是我的counter.v 这是我的YOSYS脚本coun
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Verilog中的异步重置机制

如果 asynchronous reset write en 在同一时钟为真,然后在下一个时钟为低电平, 然后异步重置将被忽略,并应用write en 谁能在异步复位块中解释以上注释语句
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坐在-dump_cnf作为另一个求解器的输入?

我认为我有与Yosys指令 sat dump cnf 类似的问题。 我正在尝试使用SAT求解器告诉我在verilog设计中使用的断言是否成立。 我的测试设计很简单: 现在,我想使用yosys来获取问题
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Yosys:获得盖茨/晶体管数量

我是Yosys和合成的新手,但我想要实现的是在设计单元经过合成之后获得门和晶体管的数量。 我如何实现这一目标
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使用yosys简化组合逻辑

我想知道是否有可能在简化逻辑方程式时使用Yosys。 例如: 当我使用命令 show 时,它会绘制电路: 我尝试使用 opt 和 freduce 命令,但没有减少方程式。
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奇怪的RTL输出

Yosys . 我的一位同事向Yosys扔了一些随机的 verilog代码,看看它是如何反应的。 这里是: 和Yosys,用命令yosys o synth.v xv throws: 一些结构最终变得复
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如何将所有单元格映射到AIG

我有一个verilog文件,我想转换为AIG 和逆变器图 ,我尝试使用aigmap命令。 它改变了大多数细胞,但有些保持不变。 如何仅将所有单元转换为AND或反相器门 我尝试了不同的yosys脚本,如
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Vivado无法识别Yosys生成的EDIF文件中的单元格

我试图使用Yosys生成edif文件,然后将其与Vivado tcl脚本一起使用,以为Artix xc a t FPGA生成位流。 但是,Vivado似乎对edif文件中的一些单元格有麻烦。 当我在V