我正在尝试一个计数器，它以下列方式给我加计数？
[英]I am trying a counter that gives me upcounts in the following manner?
我正在尝试制作一个取决于信号的计数器。 信号在两个周期内为高电平，在接下来的两个周期内为低电平，并且一直持续到结束。 在高脉冲期间，计数应从 0, 1 开始。 当脉冲低计数为 'x 并且从下一个高点开始时，它从 2、3 然后再次 'x 继续两个周期（仅当脉冲为高时计数）然后又是 4、5。我是 V ...
使用SystemVerilog读取文件中的可变长度字符串
[英]Read Variable length string in a file using SystemVerilog
假设我有可变长度的字符串，如下所示： 如何使用文件操作在SystemVerilog或Verilog中阅读。 当文本长度固定时，我会阅读 ...
我在Verilog中遇到“尺寸不匹配错误”
[英]I am facing the “Size mismatch error” in verilog
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增加设计的PPA限制
[英]increasing the PPA limitation of a design
我完成了在vhdl中创建算法sha256的设计。 现在，我试图通过了解如何更改代码来提高我的设计水平，以便获得更高的功率，性能和面积结果。 最终的游戏目标是设法获得我设计中最好的网表，以便将它们放入芯片中。 因此对于我的设计：在Cyclone 4 FPGA中，使用8500个逻辑元件（占 ...
ACP 和 DMA，它们是如何工作的？
[英]ACP and DMA, how they work?
我正在使用 ARM a53 平台，它有 ACP 组件，我正在尝试使用 DMA 通过 ACP 传输数据。 通过 ARM trm 文档，如果我理解正确，使用 ACP 时，每次 DMA 传输的 DMA 传输数据大小限制为 64 字节。 如果是这样，这个限制是否会使 DMA 不可用？ 因为配置 DMA 描 ...
组合电路：仅当选择线为高时，输出2s才互补
[英]Combinational circuit : Output 2s complement only when select line is high
我想设计一个实现以下逻辑的门级组合电路。 不使用加法器就可以做到吗？ 上面的Verilog代码将实现为-4个反相器，1个全加法器和1个多路复用器。 是否可以进一步优化？ 这个想法是在2的补码逻辑中合并sel，并产生一个门电路，该门电路的门数量比加法器电路少。 真的有可能吗？ ...
在 std_logic_vector [vhdl] 上实现 VHDL 二进制搜索
[英]Implementing a VHDL binary search on a std_logic_vector [vhdl]
我正在尝试为 ASIC（它必须是 ASIC 的一部分）创建可综合的 VHDL（函数或过程），它将在 standard_logic_vector 中查找第一个“1”并输出“1”所在的向量位置。对于例如，我有一个“10001000”的 8 位 slv（位置 3 和 7 中的“1”）。 如果我使用这个 s ...
SystemVerilog中的预备区域
[英]Prepone Region in SystemVerilog
在SystemVerilog仿真中， 前置区域是给定时隙中几个区域之一。 这个地区的实际目的是什么？ 谁能用一个有效的例子解释这一点？ ...
如何使用post place'n'路径和/或后期综合模拟跟踪FPGA / ASIC开发中的错误？
[英]how to track errors in FPGA/ASIC development using post place'n' route and/or post synthesis simulation?
我对后PnR和/或后合成仿真在FPGA / ASIC开发中的有用性感到困惑。 如果综合或PnR过程在设计流程中成功完成，那么相应的“后期”模拟是否有可能揭示设计中的错误？ 有人能举个例子吗？ ...
VHDL：如何快速跳过我不关心的寄存器？
[英]VHDL: How to rapidly skip over registers that I don't care about?
我有N个寄存器，它们的宽度为M位。 所有寄存器都填充有值，但是我只想对那些适合特定模式的寄存器进行采样，例如仅查看MSB为1的寄存器。在时钟的每个上升沿，我想读取一个M位宽符合该模式的寄存器。 例如：有256个8位寄存器（reg0-reg255）。 Reg0，Reg3和Reg255符合 ...
相同的源，不同的时钟频率（多时钟设计）
[英]same source, different clk frequency(multi-clock design)
如何用同一来源产生的时钟处理多时钟设计信号？ 例如，一个时钟域为25Mhz，另一个时钟域为100Mhz，如何处理从25Mhz到100Mhz以及从100Mhz到25Hhz的数据总线？ 不想使用AFIFO或其他任何简单的CDC方法来处理它？ ...
查询用于IC设计（不是FPGA）的VHDL综合，特别是在变量分配的情况下
[英]Query for VHDL synthesis for IC Design (Not FPGA), specifically in case of variable assignment
如果对于给定的过程，我声明一个变量（比如说一个1位变量， variable temp : std_logic; ），那么在给定条件返回true的情况下，我可以为该变量分配一个值，即 ?? 这种逻辑可以为ASIC综合吗？ ...
是否有必要在 VHDL 中编码时将组合逻辑与顺序逻辑分开，同时针对综合？
[英]Is it necessary to seperate combinational logic from sequential logic while coding in VHDL, while aiming for synthesis?
我正在从事需要综合我的 RTL 代码专门用于 ASIC 开发的项目。 鉴于这种情况，在设计我的 RTL 时将时序逻辑与差分逻辑分开有多重要？ 如果这很重要，那么我在设计时应该采用什么方法，好像我应该如何区分顺序逻辑和组合逻辑的设计？ ...
错误：/ .. integrator.vhd（47）：“进程”附近：（vcom-1576）需要IF VHDL
[英]Error: /..integrator.vhd(47): near “process”: (vcom-1576) expecting IF VHDL
我正在尝试添加两个寄存器来存储带符号的位，其中一个是3位[ FRQ(2 downto 0) ]，另一个是7位[ PHS(6 downto 0) ] ...并且必须存储这两个的加法7位寄存器[ PHS(6 downto 0) ]中的寄存器。 在此先感谢您的帮助。 我得到的错误是.. > ...
如何在序列块中使用$ display语句在System Verilog断言（SVA）中显示一些信息？
[英]How can I use $display statement within sequence block, to display some info in System Verilog Assertions (SVAs)?
我希望序列块在执行时显示一些信息。 例如： 我尝试了此代码，但是遇到以下错误： 在需要功能的地方调用任务$ display。 请更正任务调用并重新编译。 我该如何克服呢？ ...
可在ASIC / FPGA设计中合成查询表分区吗？ 有道理吗？
[英]Look-Up Table division synthesizable in an ASIC/FPGA design? Makes any sense?
我正在研究一种有效的FPGA项目的方法（即将成为ASIC设计），其中包括简单的32位二进制数的除法运算。 我发现最快捷的方法是使用LUT（查找表），而不是生成复杂的除法逻辑。 很好，但是，当我想到ASIC时，我想象的是一个内部带有数字逻辑的物理微芯片，我无法想象将整个表放在里面来产生除法 ...
Verilog中的位宽不同
[英]Bit width different in verilog
Verilog中{a + b}和(a + b)之间的区别是什么。 我用模拟来做： 但 这意味着（a + b）可以给出5位结果，而{a + b}可以给出4位结果。 我不知道为什么 请帮我。 谢谢 ...
系统错误与库错误
[英]Systemc Error with the library
我使用本教程安装了SystemC库2.3.1。 我写了这个hello world例子： 并使用此命令编译： 当我编译代码时，我得到了一个库错误： 我怎么解决这个问题？ ...
脉冲和电平信号的时钟域交叉
[英]Clock Domain Crossing for Pulse and Level Signal
对于脉冲，我们使用脉冲同步器，对于电平信号，我们使用2-flop同步器但是如果信号可以是脉冲或电平行为怎么办。 有没有办法同步？ ...