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是否可以使用 simvision 工具在日志文件的覆盖点内显示特定 bin 的覆盖范围？

[英]Is it possible to display coverage of a specific bin within a coverpoint in a logfile using the simvision tool?

我正在尝试显示coverpoint中特定 bin 的覆盖率（以百分比表示）。 我能够显示coverpoint coverpoint各个 bin 的覆盖百分比。 我想做以下 //$display("c1 coverpoint 中 bin a 的覆盖率：%d", $coverage(cov_a_ins ...

-> 属性中间的运算符

[英]-> operator in the middle of a property

我知道[-> m]是一个非连续的 GoTo 运算符，可以用作（例如） 但我遇到了一个例子，我看到（在属性中间） a -> b 。 这意味着什么？ 这是否意味着如果a为真，则b为真？ 它的行为是否类似于重叠蕴涵运算符？ 请看下面的例子。 谢谢。 ...

张量核的第三维（如 4x4x4）从何而来？

[英]Where does the third dimension (as in 4x4x4) of tensor cores come from?

据我了解，Nvidia 张量核心将两个 4x4 矩阵相乘并将结果添加到第三个矩阵。 两个 4x4 矩阵相乘产生一个 4x4 矩阵，两个 4x4 矩阵相加产生一个 4x4 矩阵。 仍然“每个 Tensor Core 提供一个 4x4x4 矩阵处理阵列”。 每行*列需要 4 次乘法累加运算。 我想也许 ...

SystemVerilog：基于参数的端口连接

[英]SystemVerilog : Port connection based on parameter

我正在尝试使用生成实例化模块的多个副本。 但是，这些多个副本具有不同的输出类型（取决于参数）。 有没有办法有条件地连接输出端口。 例如： 调用 module ，注意 out_a, out_b, out_c 是不同的类型 ...

为什么在模拟开始时执行此过程

[英]Why this process is executed when the simulation starts

这是一个简单的实体，只是为了了解“进程”的用法我的问题是：为什么在模拟刚开始时执行该过程？ 我认为当灵敏度列表中的信号发生变化时该过程会唤醒，但在此示例中，分配给信号“a”的时间是在模拟开始后 3ns。 这是测试台 来自 Modelsim 控制台的消息 ...

异步 FIFO 深度计算

[英]Asynchronous FIFO depth calculation

我需要计算填充异步 FIFO 需要多长时间。 例如：假设模块'A'想要向模块'B'发送一些数据。 模块A的频率为80MHz。 B模块的频率为50MHz。 突发长度为 120。读取和写入都没有空闲周期。 FIFO 深度为 20。填充 FIFO 需要多长时间？ 我知道FIFO的最小深度应该是45。' ...

SystemVerilog：使用写指针写入数组

[英]SystemVerilog: writing into an array using a write pointer

想象一下，我有一个特定的字节缓冲区和这个缓冲区的写指针，例如： 其中wptr指向缓冲区中我要存储传入数据的下一个 position 。 现在，假设我的输入数据也是一个字节块，例如： 与M < N 。 如果我编写如下代码： 一切正常，除了 when wptr > NM的明显例外，这在我的应 ...

如何使用 genvar 变量访问输入信号？

[英]How can I use genvar variable to access input signals?

我有一个带有 30 个向量输入的模块。我在 for 循环分配中需要帮助。 有没有一种简单的方法可以在 Verilog 中做到这一点。 我知道我可以通过创建输入的二维向量在 System verilog 中做到这一点。 但是有没有办法在 Verilog 中做到这一点？ ...

如何从APB协议的从站生成PREADY信号？

[英]How to generate PREADY signal from slave in APB protocol?

我正在设计AMBA APB从站。 设计中用于AMBA APB的所有信号都是从主端正确生成的，但是从机应在哪种情况下生成PREADY信号？ PENABLE，PSEL，PADDR和PDATA可通过主机获得。 我的奴隶什么时候应该产生PREADY信号？ 在设计从器件以将PREADY设置为高电平 ...

设置初始值时对记录类型信号的部分分配

[英]Partial assignment to signal of record type when setting initial value

是否可以在初始化时对记录类型进行部分分配？ 就像是： 如果信号分配正常，我可以这样做： 然而，当初始化信号或常数时，这是不可能的。 对我来说，看起来在设置初始值时必须分配所有记录成员，或者根本不分配。 可能有一种使用函数的解决方法，但有更简单/更好/本机的方式吗？ ...

如何定义记录类型的默认值

[英]How to define default value for record type

是否可以为记录类型或任何用户定义的类型定义默认值？ 类似于（伪VHDL）： 要么 编辑：将glarp从类型更改为子类型定义。 ...

2019-03-30 20:28:11   1   172    vhdl / fpga / asic  
如何从台积电65nm标准单元库生成.db文件？

[英]How to generate a .db file from TSMC 65nm Standard Cell Library？

我之前一直在使用台积电180nm标准单元库，这是其目录结构： 在synopsys目录中，操作如下： 文件slow.db用于在Design Compiler中合成RTL Verilog。 现在，我得到了一个具有与TSMC 180nm标准单元库相似的目录结构的TSMC ...

如何将初始值分配给输入reg：设计编​​译器删除分配

[英]How to assign initial value to an input reg: Design compiler delete the assignment

我是ASIC设计的新手。 我有一个设计，例如两个输入a，b。 我正在使用以下代码初始化这两个信号。 但是Design编译器会生成警告，指出寄存器“ a”是一个常量，将被删除。 当我尝试进行合成后仿真时，这两个信号都是“ z”。 那么如何应用初始信号分配来避免此类问题？ ...

2019-02-23 09:00:50   1   66    verilog / asic  
如何在Chisel中用ASIC单元替换组合存储器

[英]How to replace combinational memory with ASIC cell in Chisel

我正在尝试对Chisel编写的Rocket处理器进行ASIC综合。 它会自动生成* .conf和* .behave_srams.v文件。 因此，我可以轻松地用ASIC SRAM替换SeqMem。 但是，对于作为组合存储器的“ Mem”，总是更改为寄存器。 如何用ASIC组合存储器或ASI ...

工艺和“香草” VHDL之间的区别

[英]Difference between process and “vanilla” VHDL

我正在练习VHDL，并且对不需要过程的“简单”语句有一个基本问题。 我想知道两者之间的区别 该语句不在流程内部，只是在架构开始后编写的，并且 这些结果会产生相同的结果吗？ 泰:) ...

为什么以下时钟乘法Verilog代码对我不起作用？

[英]Why is the following clock multiplication Verilog code not working for me?

我正在尝试生成系统时钟的（3/16）时钟。 因此，我决定从系统clk生成一个3x时钟，然后从该时钟生成（1/16）x时钟。 现在，我只能生成3倍时钟。 我这样做是通过计算系统时钟的时间周期，然后在该周期的1/6处切换3x时钟。 但是我的模拟将永远停滞不前。 我检查过，我没有在任何地方使 ...


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