Place and Route，是什么原因造成的？
[英]Place and Route, what causes this?
我找不到有关此主题的论坛，以了解导致此问题的原因。 是什么导致了布局布线，您如何解决这个问题？ 我知道时间不正确，但是是什么导致了这个问题？ ...
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Place and Route，是什么原因造成的？
哪个更复杂？ 用不同的多项式计算一个 64 位 CRC 或两个 32 位 CRC？
[英]which one is more complex? calculating a 64 bits CRC or two 32 bits CRCs with different polynomials?
我想知道 FPGA 上的 64 位 CRC 与同一 FPGA 上的两个 32 位 CRC（不同的多项式）有何不同。 两个 32 位 CRC 会比执行单个 64 位 CRC 更复杂吗？ 是需要一段时间还是会很快？ 如何计算复杂度（或进行复杂度分析）？ 任何帮助将不胜感激谢谢。 ...
未找到 libstdc++.so.6 版本 glibcxx_3.4.21'
[英]libstdc++.so.6 version glibcxx_3.4.21' not found
我正在尝试使用 OpenCL kernel 在 FPGA 板上实现我的 c++ 代码。 kernel 在我的虚拟机上的编译进展顺利，c++ 中的 main 也是如此。 但是当我尝试在 FPGA 上运行主机代码时，我得到了这个错误： 但是使用命令： 我得到： 事实上，我认为编译器希望 libstd ...
FPGA 和 Aria V HPS 之间的通信？
[英]Communication between FPGA and Aria V HPS?
我想在 Aria V hps 和我的 nios 处理器之间使用 Altera MM Mailbox IP 组件进行通信。 Qsys中的项目我设法写下 Nios 处理器（FPGA 端）的 C 代码以使用邮箱 IP，然后我使用 EDS.fileer 通过 EDS.create-header 为 HP ...
错误：在 ModelSim 中模拟时，“无法在分层名称“return”中找到“return”
[英]Error: "Failed to find 'return' in hierarchical name 'return" when simulate in ModelSim
我正在写一个verilog程序。 当我编译时，没有错误。 但是当我模拟这个程序时，出现一个错误： “MixColumns.v(14): (vopt-7063) Failed to find 'return' in hierarchy name 'return'。 ”我应该怎么做才能解决这个问题？ ...
iCE40 Ultra Plus 5k -- 如何设置 PLL（无需专有 GUI 工具）
[英]iCE40 Ultra Plus 5k -- how to set PLL (without propietary GUI tools)
有没有什么方法可以配置iCE40 Ultra Plus 5k PLL，而不使用像 Lattice Icecube2 / Radiant 软件这样的花哨的专有工具。 官方 PLL 编程指南（源）仅显示如何使用提到的专有 GUI 工具（第 4 章） ...
verilog中序列检测器的问题（有限的state机器）
[英]Problems with sequence detector in verilog (finite state machine)
我想制作可以检测三个连续序列的序列检测器。 当检测到序列时，数字电路停止并等待复位信号有效，因此它会再次检测序列。 我写了代码，但它有一些问题。 在 xvlog 文件中，我有以下错误： "syntax error near;" （对于第 23、25、27、29、35、47、48 行） 和 "de ...
合成 Verilog 代码 Sign_Mag 加法器中的问题
[英]Problem in synthesize Verilog code Sign_Mag adder
我用 Verilog 描述了一个 Sign_mag 加法器，但是当我合成时出现这些错误： 我在我的 Verilog 代码中找不到任何语法错误，并且使用“a 不是任务”，我通过使用中间寄存器来修复它： 但是，它仍然不起作用。 我希望有人知道为什么。 ...
Verilog乘法例程输出不正确的值
[英]Verilog multiply routine outputting incorrect value
我在 ina 和 inb 上调用乘法； 硬编码为 3 和 1。当我在纸上计算时，我得到的 output 是 00000100 = 4。 我得到3？ 但是为什么在 fpga 上运行时我得到 4？ 乘法例程应该执行以下操作： 所以 prod1 设置为 00000001 接下来，循环中的条件仅在 i=1 ...
我可以在进程中激活信号（标志）并在并发进程中响应吗？
[英]Can I activate a signal (flag) in a process and it will respond in a concurrent process?
我有一个在一个进程中激活的标志，我希望一个并发进程响应这个激活。 send_data 是一个位信号： ...
无法使用大多数带有 WebPack 的设备
[英]Cannot use most of the devices with WebPack
我在新 PC 上安装了 Vivado 2020.3。 据我所知，即使存在产品限制，我也可以使用几乎所有带有 WebPack 的小型 FPGA。 但是，在 2020.3 中，大部分设备不可用，如下图所示。 如何使用它们，例如 Artix-7 或 Virtex UltraScale+？ vivado安 ...
如何在 Verilog 上制作可合成的参数化编码器？
[英]How do i make a synthesizable parameterized encoder on Verilog?
我试图这样做： 它在模拟中效果很好，但我不确定这是否可以合成。 generate 块将生成always 块的多个副本，我猜在out的先前值和out的更新值之间会有竞争条件。 我是否正确假设无法合成此代码？ 如果是这样，我该怎么做才能使其正确合成？ ...
如何在 DE10 标准 FBGA 套件上连接 16 位 SDRAM 和 32 位处理器
[英]How to connect 16 bits SDRAM and 32 bits processor on DE10 Standard FBGA kit
我有一个在 DE10 套件上设计 RISC V 处理器的项目，并且我已经为处理器创建了 Verilog 文件。 因为处理器有32位数据总线，而可用的外部SDRAM只有16位数据，那么如何将它们连接在一起呢？ ...
图表速度labview FPGA读取信号
[英]chart speed labview FPGA reading signal
我用 Labview FPGA 代码从波形发生器读取正弦波，当频率约为 1Hz 时，这就是我读到的（如预期的那样） 但是，当我增加频率时，就会发生这种情况。 我看到滴答速度没有改变，所以我认为如果它加速到我需要的速度以匹配我的正弦波，它就会得到解决。 此外，我将数据通过 FIFO 传递到 a.t ...
使用 Vitis 中创建的 a.xclbin 文件的比特流实际更新加速卡的 FPGA 的 Open CL 命令是什么？
[英]What is the Open CL command that actually updates the FPGA of an accelerator card with the bitstream of a .xclbin file created in Vitis?
使用 v++ --link -t hw... 在 Vitis 中创建的.xclbin 文件中包含的比特流实际更新加速卡的 FPGA 的 Open CL 命令是什么？ 否则，使用 Vitis 创建的 .xclbin 文件中包含的比特流更新加速卡的 FPGA 的所有可能方法是什么？ 谢谢 ...
将 1 秒时钟转换为 0.1 秒时钟
[英]Converting a 1 second clock into a 0.1 second clock
我有一个时钟频率为 50 MHz 的 fpga 板，我有这个 function 将信号转换为 1 秒时钟。 我想知道我应该进行哪些调整才能获得 0.1 秒而不是 1 秒的 output。 任何帮助将不胜感激，谢谢！ ...
异步 FIFO 深度计算
[英]Asynchronous FIFO depth calculation
我需要计算填充异步 FIFO 需要多长时间。 例如：假设模块'A'想要向模块'B'发送一些数据。 模块A的频率为80MHz。 B模块的频率为50MHz。 突发长度为 120。读取和写入都没有空闲周期。 FIFO 深度为 20。填充 FIFO 需要多长时间？ 我知道FIFO的最小深度应该是45。' ...
ICE40 SB_IO 原语的 Xilinx 等效原语？
[英]Xilinx equivalent primitive of ICE40 SB_IO primitive?
我在 Verilog 中有一个示例项目，最初是用于 ICE40 FPGA，出于资源原因，我想将其导入 Xilinx FPGA。 ICE40 中有一个定义输入/输出端口的 SB_IO 原语。 我不太了解它，想知道 Xilinx FPGA 中是否有类似或等效的原语？ 或者如何将其转化为 Xilinx ...
OV7670：为什么测试图可以，但是图片的colors不对？
[英]OV7670: Why does the test pattern work, but the colors of a picture are wrong?
我正在使用连接到 FPGA（Cyclone V DE0-CV 板）的 OV7670 相机模块。 输出 8-bar color bar test pattern 时，一切正常。 对于output的测试模式，寄存器0x71设置为0xB5。 当尝试 output 实际图像时， colors 都是错误的 ...
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