带有远程系统更新 IP Cyclone10LP 核心的 NIOSII 不执行
[英]NIOSII with Remote System Update IP Core for Cyclone10LP does not execute
我正在为带有 Quartus Prime 20.1.1 的 Cyclone10LP FPGA 开发更新程序。 平台设计完成如下。 Eclipse Project的NIOSII Software Build tool是根据.sopcinfo文件配置的。 NIOSII 软核工作正常。 但是，执行 ...
Vhdl if 语句不会执行
[英]Vhdl if statement won't execute
我正在 modelsim 中制作一个简单的时钟分频器。 测试时我注意到一个 if 语句永远不会被执行。 知道为什么吗？ 这是 if count > 3 then 语句。 Modelsim 给出计数器 integer（4、5、6 等）的正确值，但永远不会将 go 放入 if 语句中。 ...
如何在我的 Yocto Honister 映像 (meta-xilinx xlnx-rel-v2022.1_update2) 中包含可重配置 FPGA 的 base.dtbo/pl-final.dts？
[英]How do I include the base.dtbo/pl-final.dts for a reconfigurable FPGA in my Yocto Honister image (meta-xilinx xlnx-rel-v2022.1_update2)?
当移植到新的 Yocto Honister 发行版和meta-xilinx层xlnx-rel-v2022.1_update2时，不再为动态 FPGA 重新编程生成base.dtbo设备树覆盖。 我如何让这一代再次运行？ ...
使用 Quartus Prime 转换编程文件时出现“Serial Loader Device is missing”
[英]"Serial Loader Device is missing" during Convert Programming File with Quartus Prime
我尝试使用 Quartus Prime 将多个 SRAM object (.sof) 文件转换为一个 JTAG 间接配置文件 (.jic)，但我总是收到以下错误消息。 序列号 Flash Loader 设备丢失 我使用 Cyclone 10 LP 评估套件 ...
使用 $readmemh 任务初始化 ROM memory 的 Quartus 失败
[英]Quartus Failure for initialization ROM memory by using $readmemh task
我使用 $readmemh 任务初始化了我的 ROM memory (instr_mem)。 ROM编译成功，仿真成功，但instr_mem中波形显示32'hxxxxxxxx。 似乎“instr_mem”没有从 mem_instruction.txt 文件中获取值。 端模块波形的屏幕截图 在此处输 ...
如何在 Verilog 中驱动输出
[英]How to drive outputs in Verilog
我正在尝试在 FPGA 中实现 I2C 来学习 verilog，我是一个完整的初学者并且遇到了错误： 我目前只是试图实现 I2C 的开始和结束条件，并且作为中途点只想将 rComStarted 值连接到 output 只是为了看到它工作（你也可以忽略我有输入的脸和 output sda我现在只是把它 ...
如何实现 4x1 多路复用器的测试台
[英]How to implement a test bench for 4x1 mux
我是 VHDL 新手，正在努力为此编写测试平台： 这是我迄今为止的进步。 我不太确定如何写刺激部分。 我尝试通过行为模拟运行它，但结果中出现未定义的错误。 谁能解释我做错了什么？ 提前致谢 ...
同时写入和读取verilog在FPGA中创建的寄存器
[英]Write and read to a register created in FPGA by verilog at the same time
如果我在时钟周期的位置同时读取和写入寄存器会发生什么？ 我在学习 RISC-V 管道实现时遇到了这个问题，它使用称为双凸点的技术来避免这个问题。 我想知道为什么有必要拆分寄存器的写入和读取。 ...
移动平均滤波器的启动行为在合成前和合成后功能仿真之间是不同的
[英]Start up behavior of moving average filter is different between pre and post synthesis functional simulation
根据我阅读的一篇文章，我实现了一个移动平均滤波器（在 Verilog 中），该文章在合成前和合成后执行不同。 该设计实现了$y[n]=y[n-1]+x[n]-x[N-1]$。 我遇到了两个问题： prevout正在从 [19:0] 寄存器合成到 [3:0] 寄存器 - 我通过使用“keep”合成指 ...
设计的软核芯片的测试和验证
[英]Test and Verification for Designed Softcore Chip
我的目标是设计一个可以在 Zedboard Zynq-7000 FPGA 上实现的 8 位软核处理器。 您认为我应该为验证、测试和验证做什么（什么样的测试台或汇编代码）？ ...
数据随时钟变化
[英]data changes with clock
我是 fpga 领域的新手，我试图采样 2 个同时随时钟上升的输入。 仿真中clock,pwr_gt_thresh,fft_data_valid同时上升但条件 从来都不是真的。 如果我更改模拟以使数据在时钟之前上升一切正常为什么数据和时钟不能一起上升？ ...
Quartus、Modelsim、SystemVerilog - 如何查看更改的内部信号
[英]Quartus, Modelsim, SystemVerilog - How to view changed internal signals
我正在 SystemVerilog 中编写 FSM 机器和测试平台。 经过仿真，我发现内部信号的名称被改变了。 问题：如何在 Modelsim 的对象中找到“current_state”信号和“next_state”信号？ 为什么Modelsim的对象中有很多额外的信号。 我没有在我的 System ...
十六进制寻址
[英]Hexadecimal Addressing
我对此 API 文档中的底部声明感到困惑。 API 旨在使用 Python 命令控制 FPGA。 从第一行我可以得出结论，0x07 是输入线的地址，但是如何在底部命令中将位 3 写入值为 1？ 将 04 从十六进制转换为十进制给出： (0*16^1 + 4*16^0 = 4)这只会增加我的困惑。 ...
fpga 中的弹跳效果 vhdl
[英]Boucing effect vhdl in a fpga
我正在实习，我的公司希望我为 fpga 学习 vhdl。 我正在使用 lattice diamond 来编码和编译我的项目并使用 questasim 进行模拟。 我还有一个用于训练的小板：Lattice 的 MachXO3LF。 我做了一个项目：当我按下一个按钮时，一个 LED 灯亮了 2 秒然后 ...
Xilinx Alveo U50 ES3 FPGA，FPGA_RXD_MSP管脚是什么意思？
[英]Xilinx Alveo U50 ES3 FPGA, FPGA_RXD_MSP pin meaning?
我在https://github.com/Xilinx/XilinxBoardStore/blob/2020.1.1/boards/Xilinx/au50/production/1.0/part0_pins.xml 我不明白的两个引脚名称。 目的是什么 在第 29 行？ 最好的' ...
USRP X300 FPGA 图像兼容性
[英]USRP X300 FPGA images compatibility
我想将 USRP X300 连接到我的笔记本电脑。 我确实安装了所有需要的软件包。 当我运行uhd_find_devices时，它工作正常。 但是uhd_usrp_probe给出了 FPGA 兼容性的问题如下： { [信息] [超高清] linux; GNU C++ 版本 9.4.0； 升压_1 ...
用一个计数器计算两个向上/向下脉冲流？
[英]Count two up/down pulse streams with one counter?
我正在使用 FPGA 生成一个 32 位值，该值通过计算脉冲序列来修改。 当前实现使用一个 32 位计数器，该计数器根据脉冲和方向输入向上和向下计数。 output 的计数器感兴趣的值。 我需要添加另一个我还想修改 output 值的脉冲序列。 本质上，我想计算两个脉冲序列并将两者的总和用作我感 ...
无法正确设计 VHDL 中的计时器
[英]Couldn`t design the timer in VHDL properly
我刚开始使用 FPGA，但我遇到了问题。 只有在输入 srab 的逻辑 state 等于 1 后，我才需要激活计数器。但是该语句似乎忽略了它。 我该如何做到这一点。 PS这是代码。 PSS 对不起，我是 FPGA 新手... ...
Verilog：纯函数的跨模块参考
[英]Verilog: Cross module reference for pure functions
纯（仅访问输入 reg）函数在作为跨模块引用访问时是否可合成？ 例子： ...
汇编代码中load和move有什么区别？
[英]What is the difference in load and move in assembly code?
汇编代码的初学者，但我对move和load的用法有点困惑，因为： 根据我的阅读， move ra rd将值从 RD 复制到 RA， load ra rd将 RD 中的值从 memory 复制到 RA，而load ra (rd)与load ra rd执行相同的操作。 我错了还是最后两个相同？ ...